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搜索资源列表

  1. FPGA设计经验谈 时序 时延 时序设计 RTL电路时序模型

  2. 在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平

  3. 所属分类：硬件开发

    • 发布日期：2010-05-14
    • 文件大小：1048576
    • 提供者：johnlee521

  1. 基于CPLD的CCD驱动时序设计及后续处理原理图

  2. 基于CPLD的CCD驱动时序设计及后续处理原理图

  3. 所属分类：专业指导

    • 发布日期：2011-01-08
    • 文件大小：721920
    • 提供者：confi001

  1. FPGA时序设计的归纳总结

  2. FPGA设计中时序设计既是关键也是最难的，这是归纳和总结了常见的时序设计要点，非常有参考价值的。

  3. 所属分类：硬件开发

    • 发布日期：2011-06-17
    • 文件大小：3145728
    • 提供者：jjy1234

  1. ASIC中的异步时序设计

  2. ASIC中的异步时序设计

  3. 所属分类：其它

    • 发布日期：2012-12-09
    • 文件大小：250880
    • 提供者：coolfootball

  1. HP6525 英业达上电时序设计

  2. HP6525 笔记本电脑 英业达设计上电时序设计

  3. 所属分类：电信

    • 发布日期：2013-05-13
    • 文件大小：295936
    • 提供者：bdjqbdjq

  1. ASIC中的异步时序设计.pdf

  2. ASIC中的异步时序设计.pdf ASIC中的异步时序设计.pdf

  3. 所属分类：专业指导

    • 发布日期：2008-10-28
    • 文件大小：268288
    • 提供者：q042096

  1. FPGA设计中的时序分析及异步设计注意事项

  2. 主要对FPGA进行时序设计时 如何进行避免异步时钟带来的时钟不同步的影响

  3. 所属分类：硬件开发

    • 发布日期：2009-04-25
    • 文件大小：238592
    • 提供者：xyc662

  1. FPGA时序设计的Viso形状库.rar

  2. Visio用来画波形图的几个形状库：包括FPGA DESIGN，逻辑组件，时序组件，状态机组件。

  3. 所属分类：硬件开发

    • 发布日期：2020-02-20
    • 文件大小：160768
    • 提供者：vinston

  1. CAN总线控制器与ARM微处理器的接口时序设计.rar

  2. CAN总线控制器与ARM微处理器的接口时序设计rar,CAN控制器；时序设计；接口电路

  3. 所属分类：其它

    • 发布日期：2019-10-09
    • 文件大小：122880
    • 提供者：weixin_38744153

  1. FPGA时序设计的Viso形状库.zip

  2. FPGA时序设计的Visio形状库。visio上花时序图的组建，从visio上打开模具打开，很全很好用。

  3. 所属分类：硬件开发

    • 发布日期：2019-07-12
    • 文件大小：175104
    • 提供者：qq_42751920

  1. 英业达上电时序设计 待机部分，战英业达篇（HP6525为列）。。.rtf

  2. 英业达上电时序设计 待机部分，战英业达篇（HP6525为列）。。.

  3. 所属分类：专业指导

    • 发布日期：2010-08-04
    • 文件大小：15360
    • 提供者：HUANG991924665

  1. 基于FPGA的串口通信时序设计

  2. 这篇文章主要总结一下串口通信的收发时序，IIC是一种半双工的通信协议，收发共用一条数据线，串口是一种全双工的通信协议，和IIC存在比较大的区别，所以就把串口也总结一下。

  3. 所属分类：其它

    • 发布日期：2020-07-18
    • 文件大小：78848
    • 提供者：weixin_38661236

  1. 基于FPGA的八通道高速ADC的时序设计

  2. 针对八通道采样器AD9252的高速串行数据接口的特点，提出了一种基于FPGA时序约束 的高速解串方法。使用Xilinx公司的FPGA接收高速串行数据，利用FPGA内部的时钟管理模块DCM、位置约束和底层工具Planahead实现高速串并转换中数据建立时间和保持时间的要求，实现并行数据的正确输出。最后通过功能测试和时序测试，验证了设计的正确性。此方法可适用于高端和低端FPGA，提高了系统设计的灵活性，降低了系统的成本。

  3. 所属分类：其它

    • 发布日期：2020-07-31
    • 文件大小：74752
    • 提供者：weixin_38652090

  1. 高宏数、难时序设计的快速平面布局方法

  2. 一种适用于高宏数、难时序设计的快速平面布局方法。微捷码 Talus 可基于逻辑组产生所有宏和标准单元的快速布局。我们可通过利用这种布局信息来突出并划分适合的"宏组",对于高宏数设计来说，这种方法要较一般的分组方法更快速更合理。对于时序关键设计，我们可使用积极的"宏布局"方法来显示关键逻辑组，然后再通过增量（incremental）的"宏布局"来调整布局形状（无宏或其它逻辑组阻塞的前提下将关键逻辑聚集在一起）；这种方法可为我们常规设计带好更好时序（包括 WNS/TNS）和更好布线结果（总线长）。

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：849920
    • 提供者：weixin_38597300

  1. 基于单片机的模拟开关时序设计与仿真

  2. 为了有效解决微电容测量电路中的电荷注入效应，基于单片机设计合理的开关时序电路，并采用Proteus和Keil软件进行仿真，结果证明了整个系统的程序设计与外围电路的正确性，提高了调试效率。

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：323584
    • 提供者：weixin_38663837

  1. FPGA基础之时序设计

  2. 文章标题：FPGA基础之时序设计。中国IT实验室嵌入式开发频道提供最全面的嵌入式开发培训及行业的信息、技术以及相关资料的下载.

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：50176
    • 提供者：weixin_38719540

  1. 电源技术中的正确的同步降压FET时序设计

  2. 由于工程师们都在竭尽所能地获得其电源的最高效率，时序优化正变得越来越重要。在开关期间，存在两个过渡阶段：低压侧开关开启和高压侧开关开启。 　　低压侧开启开关至关重要，因为该过渡阶段几乎没有损耗，也即“无损开启”.在高压侧开关关闭以后，电感电流驱动开关节点电压无损接地。开启低压侧开关的最佳时机便为过渡结束时。如果在低压侧开启以前主体二极管短暂导电，则其无关紧要，因为它不会导致反向恢复损耗。在下一个开关过渡之前，该结点处的过剩载流全部耗散。但是，如果电流仍然长时间存在于主体二极管内，则会有过高的传

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：162816
    • 提供者：weixin_38741540

  1. 正确的同步降压FET时序设计

  2. 由于工程师们都在竭尽所能地获得其电源的最高效率，时序优化正变得越来越重要。在开关期间，存在两个过渡阶段：低压侧开关开启和高压侧开关开启。

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：136192
    • 提供者：weixin_38544075

  1. 逻辑组高宏数、难时序设计平面布局方法

  2. 我们一起学习适用于高宏数、难时序设计的快速平面布局方法。微捷码Talus可基于逻辑组产生所有宏和标准单元的快速布局。我们可通过利用这种布局信息来突出并划分适合的“宏组”，对于高宏数设计来说，这种方

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：48128
    • 提供者：weixin_38697171

  1. B3G TDD系统的基带链路架构与时序设计

  2. 本文通过参与“863”FuTURE项目中B3G TDD系统的设计与实现过程，探讨B3G系统中基带时序设计和系统中存在的问题，并给出解决方法。

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：792576
    • 提供者：weixin_38557727
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