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搜索资源列表

  1. 数电时序逻辑电路(时序逻辑电路)

  2. 数电时序逻辑电路 时序逻辑电路 数字逻辑电路可分为两大类：组合逻辑电路和时 序逻辑电路。组合电路的输出仅由当前输入决定。时 序电路是指它的输出不仅取决于当前输入，而且也取 决于过去的输入序列，也就是说，过去输入序列不 同，则在同一当前输入的情况下，输出也可能不同。

  3. 所属分类：专业指导

    • 发布日期：2009-05-21
    • 文件大小：4194304
    • 提供者：professor12345

  1. verilog 设计的VGA时序发生器

  2. verilog 设计的VGA时序发生器 输出颜色和灰度条，上半部分输出颜色条，下半部分输出灰度条 16阶

  3. 所属分类：专业指导

    • 发布日期：2010-10-15
    • 文件大小：5120
    • 提供者：qg_zhu

  1. 8255A方式0、1输入输出时序

  2. 包含8255A方式0输入时序、方式1输入时序、方式0输出时序、方式1输出时序、方式2双向时序

  3. 所属分类：Java

    • 发布日期：2011-01-22
    • 文件大小：133120
    • 提供者：q31cyo

  1. 主板上电POWER时序

  2. 整个上电时序Power Sequencing的详细过程： 1.在未插上ATX电源之前，由主板上的电池产生VBAT电压和CMOS跳线上的RTCRST#来供给南桥，RCTRST#用来复位南 桥内部的逻辑电路，因此我们应首先在未插上ATX电源之前量测电池是否有电，CMOS跳线上是否有2.5V-3V的电压。 2.检查晶振是否输出了32.768KHz的频率给南桥（在nFORCE芯片组的主板上，还要量测25MHz的晶振是否起振） 3.插上ATX电源之后，检查5VSB、3VSB、1.8VSB、1.5VSB、

  3. 所属分类：硬件开发

    • 发布日期：2011-07-20
    • 文件大小：3145728
    • 提供者：hester1988

  1. OMRON CP1H 基本指令分析（二）(时序输出指令；时序控制指令)

  2. OMRON CP1H 基本指令分析（二）(时序输出指令；时序控制指令)

  3. 所属分类：专业指导

    • 发布日期：2013-08-12
    • 文件大小：438272
    • 提供者：dydyhxl

  1. highCharts-时序图

  2. 实时数据获取输出显示，类似心电图 非常实用！很难找的

  3. 所属分类：Web开发

    • 发布日期：2014-10-11
    • 文件大小：144384
    • 提供者：hgg923

  1. fusionCharts-realTimeLine(时序图)

  2. fusionchart的realtimeline 实时数据获取输出显示，类似心电图 非常实用！这个是要付费的，相当难找的 包含realtimeline.swf

  3. 所属分类：网页制作

    • 发布日期：2014-10-11
    • 文件大小：140288
    • 提供者：hgg923

  1. SD卡和AIC23数字音频输出实验

  2. SD卡和AIC23数字音频输出实验, FreeDev Audio Dsp Board采用了TI公司的TVL320AIC23 1、控制接口使用I2C，Quartus中将CS置低（器件地址0011010）。 2、数字音频接口使用了组件FreeDev_aic23,有三种测试和应用 模式，中断结合DMA方式能在NIOS II中采集和发送数据。中断信号 产生于模块中FIFO缓冲区的半满信号，读取数据端口自动清除中断 请求信号。 3、I2C IP 和FreeDev_aic23 IP分别在Quartus 工

  3. 所属分类：C

    • 发布日期：2009-02-22
    • 文件大小：13312
    • 提供者：le95420521

  1. 时序逻辑网络的粗略资料

  2. 时序逻辑网络是其输出取决于当前输入和前一事件的数字逻辑网络。时序逻辑网络在日 常生活中非常普遍。事实上，台式计算机系统即是一个复杂的时序逻辑网络。

  3. 所属分类：网络基础

    • 发布日期：2009-02-27
    • 文件大小：1022976
    • 提供者：dengtao111

  1. DCM的时序约束

  2. XLINX FPGA 时序约束中出现的关于DCM中输出时钟约束的一些问题，从网上搜集的一些DCM 时序约束的讨论和相关网络讨论的整理。

  3. 所属分类：嵌入式

    • 发布日期：2018-05-22
    • 文件大小：87040
    • 提供者：plunderr

  1. 永宏PLC 电源供应器配线、功率消耗计算及电源时序要求说明书.pdf

  2. 永宏PLC 电源供应器配线、功率消耗计算及电源时序要求说明书pdf,永宏PLC 电源供应器配线、功率消耗计算及电源时序要求说明书規格 型号 DPOW-10 DPOW-16 FBS-EPOW-D 项目 额定电压 24VAC-15%/+20% 最大输入功率 15W 15W 突入电流 20A24VDC 容许瞬间断电 20ms(min) 保险丝规格 3.15A,250VAC 隔离方式 变压器/光藕合器隔离,500VDC/1分针 主电源反极性保护 二极性串联反极性保护 输“L匚5vDc(逻辑电路用 5V,

  3. 所属分类：其它

    • 发布日期：2019-10-20
    • 文件大小：277504
    • 提供者：weixin_38743506

  1. 硬件与可编程语言 时序逻辑电路

  2. 利用集成触发器74LS76或74LS74可以很容易集成二分频电路。其原理是保证触发器每到来一个触发脉冲，触发器输出状态翻转一次。对于JK触发器，只要使输入信J=K=1即可，对于D触发器只要将输入信号D接到触发器反向输出端即可。这种情况下，信号的二分频信号。

  3. 所属分类：嵌入式

    • 发布日期：2020-06-03
    • 文件大小：604160
    • 提供者：rabber12

  1. UART协议时序.pdf

  2. 通用异步收发传输器 (Universal Asynchronous Receiver/Transmitter)，通常称 作 UART，是一种异步收发传输器。 将数据由串行通信与并行通信间作传输转换， 作为并行输入成为串行输出的芯片 UART 是一种通用串行数据总线，用于异步 通信。该总线双向通信，可以实现全双工传输和接收。

  3. 所属分类：嵌入式

    • 发布日期：2020-06-20
    • 文件大小：230400
    • 提供者：weixin_46057817

  1. 单片机工作的基本时序

  2. 机器周期和指令周期 （1）振荡周期：也称时钟周期，是指为单片机提供时钟脉冲信号的周期。=晶振。 //在单片机右下角复位左侧，椭圆形的就是晶振，标注：11.0592MHz （2）状态周期：每个状态周期是时钟周期的2倍，是时钟周期经二分频后得到的。 （3）机器周期：1个机器周期=6个状态周期=12个时钟周期 一般我们说CPU完成一个独立的操作的时间即为一个机器周期。 注：晶振输出的是一个正玄波！

  3. 所属分类：其它

    • 发布日期：2020-07-14
    • 文件大小：21504
    • 提供者：weixin_38631282

  1. FPGA中组合逻辑和时序逻辑的区别

  2. 数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。 1．组合逻辑概念组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关，不涉及对信号跳变沿的处理，无存储电路，也没有反馈电路。通常可以通过真值表的形式表达出来。 2．组合逻辑的Verilog HDL 描述根据组合逻辑的电路行为，可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表；第二种就是用

  3. 所属分类：其它

    • 发布日期：2020-07-13
    • 文件大小：140288
    • 提供者：weixin_38612648

  1. 详解FPGA的时序以及时序收敛

  2. 1.FPGA时序的基本概念FPGA器件的需求取决于系统和上下游（upstream and downstrem）设备。我们的设计需要和其他的devices进行数据的交互，其他的devices可能是FPGA外部的芯片，可能是FPGA内部的硬核。 对于FPGA design来说，必须要关注在指定要求下，它能否正常工作。这个正常工作包括同步时序电路的工作频率，以及输入输出设备的时序要求。在FPGA design内部，都是同步时序电路，各处的延时等都能够估计出来，但是FPGA内部并不知道外部的设备的

  3. 所属分类：其它

    • 发布日期：2020-07-13
    • 文件大小：171008
    • 提供者：weixin_38715567

  1. 如何分析组合逻辑电路与时序逻辑电路？

  2. 你了解如何如何分析组合逻辑电路与时序逻辑电路吗？数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。逻辑电路的特点组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。很多人往往对于这两种逻辑电路的分析有困惑。组合逻辑电路组合逻辑电路中，有两个方面的问题是我们

  3. 所属分类：其它

    • 发布日期：2020-07-13
    • 文件大小：169984
    • 提供者：weixin_38734276

  1. 控制电源启动及关断时序

  2. 微处理器、FPGA、DSP、模数转换器 (ADC) 和片上系统 (SoC) 器件一般需要多个电压轨才能运行。为防止出现锁定、总线争用问题和高涌流，设计人员需要按特定顺序启动和关断这些电源轨。此过程称为电源时序控制或电源定序，目前有许多解决方案可以有效实现定序。此外，为有效进行升压和关断而应运而生的各种电源定序器、监视器和监控器还采用了电压和电流水平监控技术来计算功率水平，目的是保护复杂的集成电路和子组件。本文将详细介绍电源定序，探讨电源定序规范和技术，以及如何使用电源定序器来实现指定的电源轨定时

  3. 所属分类：其它

    • 发布日期：2020-07-13
    • 文件大小：273408
    • 提供者：weixin_38517095

  1. 基于LED显示的DA输出驱动实例

  2. DA芯片DAC5571的控制使用了标准模式，它的接口是大家耳熟能详的IIC接口，关于IIC通信的基本接口时序这里不详细介绍，大家可以参考DAC5571的datasheet。

  3. 所属分类：其它

    • 发布日期：2020-07-21
    • 文件大小：46080
    • 提供者：weixin_38558623

  1. 基于FPGA的八通道高速ADC的时序设计

  2. 针对八通道采样器AD9252的高速串行数据接口的特点，提出了一种基于FPGA时序约束 的高速解串方法。使用Xilinx公司的FPGA接收高速串行数据，利用FPGA内部的时钟管理模块DCM、位置约束和底层工具Planahead实现高速串并转换中数据建立时间和保持时间的要求，实现并行数据的正确输出。最后通过功能测试和时序测试，验证了设计的正确性。此方法可适用于高端和低端FPGA，提高了系统设计的灵活性，降低了系统的成本。

  3. 所属分类：其它

    • 发布日期：2020-07-31
    • 文件大小：74752
    • 提供者：weixin_38652090
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