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  1. TCP/IP详解卷 pdf格式

  2. 目 录 译者序 前言 第1章 概述 1 1.1 引言 1 1.2 分层 1 1.3 TCP/IP的分层 4 1.4 互联网的地址 5 1.5 域名系统 6 1.6 封装 6 1.7 分用 8 1.8 客户-服务器模型 8 1.9 端口号 9 1.10 标准化过程 10 1.11 RFC 10 1.12 标准的简单服务 11 1.13 互联网 12 1.14 实现 12 1.15 应用编程接口 12 1.16 测试网络 13 1.17 小结 13 第2章 链路层 15 2.1 引言 15 2.2

  3. 所属分类：FTP

    • 发布日期：2009-05-18
    • 文件大小：11534336
    • 提供者：paopao200327

  1. FPGA/CPLD数字电路设计经验分享

  2. ：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。

  3. 所属分类：硬件开发

    • 发布日期：2009-06-30
    • 文件大小：1048576
    • 提供者：gddengyl

  1. TCP/IP详解，卷1：协议（中文 ） W. Richard Stevens

  2. 目 录 译者序 前言 第1章 概述 1 1.1 引言 1 1.2 分层 1 1.3 TCP/IP的分层 4 1.4 互联网的地址 5 1.5 域名系统 6 1.6 封装 6 1.7 分用 8 1.8 客户-服务器模型 8 1.9 端口号 9 1.10 标准化过程 10 1.11 RFC 10 1.12 标准的简单服务 11 1.13 互联网 12 1.14 实现 12 1.15 应用编程接口 12 1.16 测试网络 13 1.17 小结 13 第2章 链路层 15 2.1 引言 15 2.2

  3. 所属分类：FTP

    • 发布日期：2009-08-06
    • 文件大小：11534336
    • 提供者：jiyanran521

  1. FPGACPLD数字电路设计经验分享.pdf

  2. 在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。

  3. 所属分类：硬件开发

    • 发布日期：2009-11-07
    • 文件大小：1048576
    • 提供者：isaaczhy

  1. FPGA/CPLD数字电路设计经验分享

  2. 在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。

  3. 所属分类：硬件开发

    • 发布日期：2009-12-22
    • 文件大小：951296
    • 提供者：yg031

  1. TCP_IP协议详解卷一

  2. 目 录 译者序 前言 第1章 概述 1 1.1 引言 1 1.2 分层 1 1.3 TCP/IP的分层 4 1.4 互联网的地址 5 1.5 域名系统 6 1.6 封装 6 1.7 分用 8 1.8 客户-服务器模型 8 1.9 端口号 9 1.10 标准化过程 10 1.11 RFC 10 1.12 标准的简单服务 11 1.13 互联网 12 1.14 实现 12 1.15 应用编程接口 12 1.16 测试网络 13 1.17 小结 13 第2章 链路层 15 2.1 引言 15 2.2

  3. 所属分类：FTP

    • 发布日期：2010-01-07
    • 文件大小：11534336
    • 提供者：daigaoming2009

  1. TCP-IP详解卷1：协议

  2. 第1章 概述 11.1 引言 11.2 分层 11.3 TCP/IP的分层 41.4 互联网的地址 51.5 域名系统 61.6 封装 61.7 分用 81.8 客户-服务器模型 81.9 端口号 91.10 标准化过程 101.11 RFC 101.12 标准的简单服务 111.13 互联网 121.14 实现 121.15 应用编程接口 121.16 测试网络 131.17 小结 13第2章 链路层 152.1 引言 152.2 以太网和IEEE 802封装 152.3 尾部封装 172.

  3. 所属分类：FTP

    • 发布日期：2007-12-21
    • 文件大小：6291456
    • 提供者：yilanwuyu123

  1. TCP/IP详解 卷1:协议

  2. 作者: W.Richard Stevens 国际知名的Unix和网络专家，《TCP/IP 详解》（三卷本）作者　　W.Richard Stevens（1951-1999），是国际知名的Unix和网络专家；受人尊敬的计算机图书作家；同时他还是广受欢迎的教师和顾问。Stevens先生1951年生于赞比亚，他的家庭曾多次搬迁，最终定居于南非。早年，他就读于美国弗吉尼亚州的费什本军事学校，后获得密歇根大学学士、亚利桑那大学系统工程硕士和博士学位。他曾就职于基特峰国家天文台，从事计算机编程；还曾在康涅狄

  3. 所属分类：网络基础

    • 发布日期：2010-03-31
    • 文件大小：13631488
    • 提供者：zhbssn

  1. 数据挖掘在各行业的应用论文

  2. 数据挖掘在各行业的应用论文 数据仓库与数据挖掘.caj 空间数据挖掘技术.caj 数据仓库与数据挖掘技术及其在科技情报业的应用前景.caj 相关案件的数据挖掘.caj 数据挖掘技术.caj 一种实时过程控制中的数据挖掘算法研究.caj EIS 环境下的数据挖掘技术的研究.caj 数据挖掘及其工具的选择.caj 数据挖掘技术与中国商业银行业务发展策略.caj 数据挖掘工具DMTools的设计与实现.caj 数据仓库、数据挖掘在银行中的应用.caj 基于信息熵的地学空间数据挖掘模型.caj 数据挖

  3. 所属分类：其它

    • 发布日期：2010-04-19
    • 文件大小：13631488
    • 提供者：liaosaien

  1. FPGA/CPLD数字电路设计经验分享

  2. 在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。

  3. 所属分类：硬件开发

    • 发布日期：2010-04-30
    • 文件大小：1048576
    • 提供者：qqnmb

  1. TCP-IP详解卷1：协议

  2. 目 录 译者序 前言 第1章 概述 1 1.1 引言 1 1.2 分层 1 1.3 TCP/IP的分层 4 1.4 互联网的地址 5 1.5 域名系统 6 1.6 封装 6 1.7 分用 8 1.8 客户-服务器模型 8 1.9 端口号 9 1.10 标准化过程 10 1.11 RFC 10 1.12 标准的简单服务 11 1.13 互联网 12 1.14 实现 12 1.15 应用编程接口 12 1.16 测试网络 13 1.17 小结 13 第2章 链路层 15 2.1 引言 15 2.2

  3. 所属分类：FTP

    • 发布日期：2010-05-02
    • 文件大小：11534336
    • 提供者：Leventon

  1. FPGACPLD 数字电路设计经验分享

  2. 摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中， 对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解 RTL 电路时序模型的 基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采 用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水 平。 关键词：FPGA 数字电路 时序 时延路径 建立时间 保持时间

  3. 所属分类：硬件开发

    • 发布日期：2010-05-11
    • 文件大小：1048576
    • 提供者：weidk

  1. FPGA设计经验谈 时序 时延 时序设计 RTL电路时序模型

  2. 在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平

  3. 所属分类：硬件开发

    • 发布日期：2010-05-14
    • 文件大小：1048576
    • 提供者：johnlee521

  1. FPGA设计经验谈FPGA 数字电路 时序 时延路径 建立时间 保持时间

  2. ：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的 抽象度也相应提高，因此在设计中较难把握，但在理解 RTL 电路时序模型的基础上，采用合理的设计方法 在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大 提高，并且系统的工作频率可以达到一个较高水平。

  3. 所属分类：硬件开发

    • 发布日期：2010-10-23
    • 文件大小：951296
    • 提供者：hudundun198613

  1. FPGA设计经验谈

  2. 在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。

  3. 所属分类：硬件开发

    • 发布日期：2013-06-20
    • 文件大小：951296
    • 提供者：letreetreele

  1. fpga经验谈.pdf

  2. FPGA/CPLD数字电路设计经验分享 摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。 关键词：FPGA 数字电路 时序 时延路径 建立时间 保持时间 1 数字电路设计中的几个基本概念： 1.1 建立时间和保持时间： 建

  3. 所属分类：硬件开发

    • 发布日期：2013-09-19
    • 文件大小：1048576
    • 提供者：ftblm

  1. EDA/PLD中的输入引脚的建立和保持时间要求

  2. 首先看看对输入引脚的建立和保持时间要求，图1所示的模型给出了一个包含数据和时钟路径的输入电路的例子。图中带方框的相位符号表示路径中可能包含延时或相位调整电路，如IDELAY和DCM等。 　　图1 包含数据和时钟路径的输入电路的例子 　　建立时间（Setup）的要求是对FPGA输入引脚的要求，它代表时钟和数据之间在引脚上的关系。“正”的建立时间要求表示数据必须在时钟到达FPGA引脚之前到达FPGA；“负”的建立时间要求表示数据可以在时钟到达FPGA引脚之后到达FPGA。在时钟路径中使用DOM

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：123904
    • 提供者：weixin_38625442

  1. 模拟技术中的TI推出24位分辨率ADC ADS1672

  2. 日前，德州仪器(TI)宣布推出一款高分辨率(24位)的高速度(625kSPS)∑型模数转换器(ADC)。ADS1672拥有高带宽、出色的AC与DC性能以及双路径数字滤波器等众多优异特性的独特组合，能够进一步提高自动化测试设备、测量测试、医疗仪器、振动分析以及声纳/军用设备等产品的设计灵活性。 　　用户可选的双路径数字滤波器使设计人员能方便地在带宽与时延之间进行优化，以便最大限度地提高应用性能。高带宽路径可支持305kHz带宽路径的出色AC性能，以及极低的带通纹波，从而能实现各种持续测量应用，如

  3. 所属分类：其它

    • 发布日期：2020-11-16
    • 文件大小：73728
    • 提供者：weixin_38713801

  1. 静态时序分析中的门延时计算

  2. 1引言 在集成电路设计过程中，模拟方法是应用最多的验证时序正确与否的手段，然而，模拟方法在微系统芯片(SoC)时代正面临严竣的挑战。传统的逻辑模拟方法虽然比较快，但需要输入向量作为激励，给使用带来很多不便；更为严重的是其精度不够高，不能处理SoC时代越来越严重的互连线的耦合电容、电感效应。电路模拟方法虽然能非常精确地计算SoC时代的各种效应，但其速度太慢，容量也太小。静态时序分析技术通过提取整个电路的所有时序路径，计算信号沿(上升沿或下降沿)在传播过程的延时，然后检查在最坏情况下电路中是否存

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：182272
    • 提供者：weixin_38677725

  1. 输入引脚的建立和保持时间要求

  2. 首先看看对输入引脚的建立和保持时间要求，图1所示的模型给出了一个包含数据和时钟路径的输入电路的例子。图中带方框的相位符号表示路径中可能包含延时或相位调整电路，如IDELAY和DCM等。 　　图1 包含数据和时钟路径的输入电路的例子 　　建立时间（Setup）的要求是对FPGA输入引脚的要求，它代表时钟和数据之间在引脚上的关系。“正”的建立时间要求表示数据必须在时钟到达FPGA引脚之前到达FPGA；“负”的建立时间要求表示数据可以在时钟到达FPGA引脚之后到达FPGA。在时钟路径中使用DOM

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：180224
    • 提供者：weixin_38614377
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