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  1. 2.5Gbps时钟数据恢复电路

  2. 2.5Gbps时钟数据恢复电路 pdf论文

  3. 所属分类：专业指导

    • 发布日期：2009-05-05
    • 文件大小：366592
    • 提供者：area88

  1. 一种用于时钟恢复，自校电路

  2. 一种用于时钟恢复的电路，本文叙述一种解决这一问题的新方法，电路简单而且自身校正。

  3. 所属分类：专业指导

    • 发布日期：2009-08-17
    • 文件大小：268288
    • 提供者：tiantianxch

  1. CDR原理介绍与实际电路介绍

  2. 这份资料详细介绍了数据时钟恢复电路的工作原理与具体的实现结构。其中对CDR组成的每部分电路都有具体的解释，是一份难得学习资料。

  3. 所属分类：专业指导

    • 发布日期：2010-09-05
    • 文件大小：967680
    • 提供者：powell_sun

  1. 利用FPGA内部DLL实现数字时钟恢复

  2. 摘 要 首先分析了数字时钟恢复电路的原理，然后介绍一种利用XILINX FPGA内部数字延时锁定回路DLL的倍频功能，从 接收的异步数据中恢复数据时钟的方法。

  3. 所属分类：硬件开发

    • 发布日期：2011-01-11
    • 文件大小：143360
    • 提供者：l177807800

  1. CDR 时钟恢复电路

  2. 集成电路 ，CDR 时钟恢复 光纤通信 光纤到户 交换机

  3. 所属分类：网络设备

    • 发布日期：2013-07-11
    • 文件大小：1048576
    • 提供者：u011370053

  1. 基于FPGA的高速时钟数据恢复电路的实现_李湘琼.pdf

  2. 该文档是基于FPGA实现的高速时钟数据恢复，对用FPGA实现CDR有很大帮助，希望可以帮到学习这一块的工程师。

  3. 所属分类：硬件开发

    • 发布日期：2020-02-22
    • 文件大小：633856
    • 提供者：yanglei299

  1. 详解：2.5Gbps收发器中1∶2解复用电路的设计

  2. 本文根据2.5Gbps高速串行收发器的工作实际，为降低后续电路设计难度，采用工作速率较高的电流模式逻辑(CurrentModeLogic，CML)设计了双环时钟数据恢复电路中的前端1：2解复用电路，采用SMIC0.18um模拟混合信号工艺实现并基于SpectraVerilog进行数模混合仿真，结果显示电路可以正常工作，符合预期要求。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：82944
    • 提供者：weixin_38517122

  1. 时钟恢复电路

  2. 时钟恢复电路

  3. 所属分类：硬件开发

    • 发布日期：2016-07-18
    • 文件大小：59768832
    • 提供者：u011383259

  1. 基于FPGA+DDS的位同步时钟恢复设计与实现

  2. 针对目前常用位同步时钟恢复电路即超前-滞后型锁相环和1位同步器两种方法的不足之处，提出了一种使用DDS原理实现的快速时钟恢复方案。该方案采用DDS技术作为高精度任意分频单元，并在此基础上结合两种方法的优点，完成了位同步时钟恢复的改进设计。该方法适用频率范围宽，同步速度快，同步精度高，能够有效地降低频差的影响。给出了方案设计原理及实现方法，使用FPGA完成设计并对其性能做了分析及仿真、测试。

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：319488
    • 提供者：weixin_38595243

  1. 基于CPLD的位同步时钟提取电路设计

  2. 本位同步时钟提取方案已在CPLD器件上进行了仿真实现，通过以上的分析可知，本位同步时钟的提取方案具有结构简单、节省硬件资源、同步建立时间短等优点，在输入信号有一次跳变后，系统出现连“1”连“0”，或信号中断时，此系统仍然能够输出位同步时钟脉冲，此后，只要输入信号恢复并产生新的跳变沿，系统仍可以调整此位同步时钟脉冲输出而重新同步，此系统中输入的时钟信号频率相对码元速率越高，同步时钟的位置就越精确，而当输入码元速率改变时，只要改变本系统中的N值系统就可重新正常工作。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：120832
    • 提供者：weixin_38734993

  1. 高速测试测量的时钟恢复方案

  2. 不管是放到测试设置中，还是作为被测设备的一部分，时钟恢复都在进行准确的测试测量时发挥着重要作用。由于大多数千兆位通信系统都是同步系统，因此系统内部的数据都使用公共时钟定时。不管是沿着几英寸的电路板传送，还是经过光纤横跨大陆，数据与其定时输入的时钟之间的关系都可能会被打乱。通过直接从数据中提取时钟，可以在接收机正确实现信号再生。 　　必须指出的是，接收机通常会改善输入的数据信号，然后再继续传送。接收机中的判定电路对数据再定时，使波形变方。这一过程依赖于与输入数据同步的时钟信号。接收机内部的时钟恢

  3. 所属分类：其它

    • 发布日期：2020-11-03
    • 文件大小：139264
    • 提供者：weixin_38522323

  1. EDA/PLD中的时钟恢复电路的Multisim仿真

  2. 图中正弦信号是9l5Mflz交流高频信号；半波信号是经过电压比较器后输出的高频时钟信号。 　图 高频时钟信号波形 　　欢迎转载，信息来源维库电子市场网（www.dzsc.com）  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-13
    • 文件大小：43008
    • 提供者：weixin_38732924

  1. RFID技术中的时钟产生电路的具体设计及芯片选择

  2. 时钟信号产生电路的具体设计要用到一个电压比较器,它可用作过零检测器，电压比较器两端的电压极性每改变一次，比较器的输出也翻转一次，从而实现了时钟的恢复。 　　这里电压比较器用芯片实现。我们选择National Semiconductor公司生产的LMV761单6－脚SOT23低压具 有推挽输出的精密比较器芯片实现如图1所示。 　　该芯片主要用于便携式系统、扫描器、机顶盒、窗比较器、零交叉检测、高速采样电路等。 　　该芯片是精密比较器，它的设计满足了小尺寸低功耗和高性能的便携性要求。 　　工

  3. 所属分类：其它

    • 发布日期：2020-11-13
    • 文件大小：69632
    • 提供者：weixin_38713009

  1. EDA/PLD中的基于FPGA的高速时钟数据恢复电路的实现

  2. 0 引言 　　时钟数据恢复电路是高速收发器的核心模块，而高速收发器是通信系统中的关键部分。随着光纤在通信中的应用，信道可以承载的通信速率已经可以达到GHz，从而使得接收端的接收速率成为限制通信速率的主要瓶颈。因此高速时钟数据恢复电路的研究是目前通信领域的研究热点。目前时钟数据恢复电路主要是模拟IC和数字IC，其频率已经可以达到几十GHz。而由于FPGA器件的可编程性、低成本、短的设计周期以及越来越大的容量和速度，在数字领域的应用逐渐有替代数字IC的趋势，已经广泛作为数字系统的控制核心。但利用中

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：249856
    • 提供者：weixin_38737283

  1. 一种基于PWM的CMOS数据接口电路设计

  2. 摘要：给出了一个基于0.25 m标准CMOS工艺的高速数据接口电路。采用PWM（脉宽调制）技术和PLL（锁相环路）结构，降低了CRC（时钟恢复电路）的复杂程度。系统数据传输速达到400Mbps。适于接口数目有限，时钟恢复电路尽可能简单的电路系统。对实现片上IP核之间、乃至芯片之间的互连有参考意义。 　　1 引言 　　随着电路系统需求的扩展，集成电路设计与制造技术的进步，现代数字系统多工作在几百Mbps的速率上，这些高速系统常包含多个电路模块。系统中不同模块间的接口十分重要，它一般采用总线结构

  3. 所属分类：其它

    • 发布日期：2020-11-08
    • 文件大小：188416
    • 提供者：weixin_38601446

  1. 电源技术中的一种新型低电荷共享电荷泵电路

  2. 1、引言 　　目前，电荷泵锁相环是所有锁相环中最受关注的一种，例如它在射频的频率合成器、数字电路中的时钟产生以及时钟恢复电路中都被广泛采用，这主要是因为电荷泵锁相环具有良好的跟踪能力和捕获能力。研究开发性能良好的电荷泵锁相环有着重要的现实意义[1]。同时，CMOS工艺具有工作电压范围宽、静态功耗低、抗干扰能力强等优点，是当今集成电路制造业的主流工艺[2]。因此，使用CMOS工艺设计的锁相环路应用范围越来越广，而电荷泵是电荷泵锁相环里面除VCO外最重要的电路模块，而电流失配、电荷共享、过冲和时钟

  3. 所属分类：其它

    • 发布日期：2020-12-04
    • 文件大小：217088
    • 提供者：weixin_38613173

  1. 基于相位控制技术的时钟恢复系统的PLL锁相环电路设计

  2. 基于相位控制技术的时钟恢复系统的PLL锁相环电路设计、电子技术,开发板制作交流

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：242688
    • 提供者：weixin_38682518

  1. 基于高速CMOS时钟的数据恢复电路设计与仿真

  2. 文中基于2.5 GB/s的高速型数据收发器模型，采用SMIC 0.18 μm的双半速率CMOS时钟进行数据的恢复处理。设计CMOS时钟主要包含：提供数据恢复所需等相位间隔参考时钟的1.25 GHz、16相频锁相环电路；采用电流逻辑模式前端电路构成的复用CDR环路；滤除亚稳态时钟的采样超前、滞后鉴相器；选择时钟与相位插值的控制时钟电路，以及基于折半、顺序查询算法的数字滤波电路。并对时钟进行数模混合仿真检测，测试结果表明：电路对于2.5 GB/s的差分输入数据，可快速高效完成数据恢复和时钟定时复位，

  3. 所属分类：其它

    • 发布日期：2021-01-28
    • 文件大小：2097152
    • 提供者：weixin_38540782

  1. 时钟恢复电路的Multisim仿真

  2. 图中正弦信号是9l5Mflz交流高频信号；半波信号是经过电压比较器后输出的高频时钟信号。 　图 高频时钟信号波形 　　欢迎转载，信息维库电子市场网（www.dzsc.com）  :

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：59392
    • 提供者：weixin_38524472

  1. 基于FPGA的高速时钟数据恢复电路的实现

  2. 0 引言 　　时钟数据恢复电路是高速收发器的模块，而高速收发器是通信系统中的关键部分。随着光纤在通信中的应用，信道可以承载的通信速率已经可以达到GHz，从而使得接收端的接收速率成为限制通信速率的主要瓶颈。因此高速时钟数据恢复电路的研究是目前通信领域的研究热点。目前时钟数据恢复电路主要是模拟IC和数字IC，其频率已经可以达到几十GHz。而由于FPGA器件的可编程性、低成本、短的设计周期以及越来越大的容量和速度，在数字领域的应用逐渐有替代数字IC的趋势，已经广泛作为数字系统的控制。但利用中低端FP

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：330752
    • 提供者：weixin_38617451
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