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  1. 8098单片机实现日历时钟的显示方法

  2. MC146818是MOTOROLA公司生产的 CMOS型实时时钟集成电路,内含MOTOROLA 和INTEL总线时序选择,通过总线可以很方便地 和各种微处理器直接接口。它具有日历、时钟、计 时,可编程定时中断、方波发生器,并能提供50字 节低功耗静态RAM。MC146818用在自动化柴油 发电机组微机控制系统中主要用来记载市电投入 时间、供电时间、机组启动、机组运行时间以及所有 系统中出现故障时的时间。 1 MC146818功能简介 图2 表2 排样方案的文字描述 序号板长板宽张数 带数带宽坯

  3. 所属分类：硬件开发

    • 发布日期：2009-05-25
    • 文件大小：62464
    • 提供者：jayzf0503

  1. FPGA全局时钟约束(Xilinx)

  2. FPGA全局时钟约束(Xilinx)，需要这方面的朋友可以下来看看

  3. 所属分类：硬件开发

    • 发布日期：2010-10-03
    • 文件大小：252928
    • 提供者：weichunlin

  1. FPGA全局时钟约束(Xilinx)

  2. FPGA全局时钟约束(Xilinx) FPGA全局时钟约束(Xilinx) FPGA全局时钟约束(Xilinx)

  3. 所属分类：硬件开发

    • 发布日期：2012-06-08
    • 文件大小：252928
    • 提供者：joaquin_no17

  1. FPGA 全局时钟约束

  2. 最经典的时钟约束资料，基于xilinx公司。包括全局时钟介绍以及其重要作用和时钟约束器的使用。

  3. 所属分类：其它

    • 发布日期：2012-07-05
    • 文件大小：252928
    • 提供者：luomeigang

  1. 使用synplify时钟约束

  2. 使用synplify时钟约束 翔实的PPT版本

  3. 所属分类：硬件开发

    • 发布日期：2012-09-05
    • 文件大小：720896
    • 提供者：heavensword

  1. ISE约束文件的编写

  2. ISE中对时钟的约束作了详细的介绍 第4节 约束文件的编写 -与非网专题： FPGA开发实用教程.htm

  3. 所属分类：其它

    • 发布日期：2014-08-11
    • 文件大小：53248
    • 提供者：wanggongmiao

  1. FPGA全局时钟约束(Xilinx)

  2. Xilinx FPGA全局时钟约束 完成本部分内容的培训后，你将能够： 为简单的同步设计加全局时序约束

  3. 所属分类：硬件开发

    • 发布日期：2015-05-09
    • 文件大小：252928
    • 提供者：lqysji

  1. 基于verilog的时钟分频器

  2. 基于verilog的任意时钟分频器，包括ucf管脚约束文件和时钟约束文件，只需要在FPGA上输入分频系数，就可以在示波器上获得相应分频后的波形

  3. 所属分类：硬件开发

    • 发布日期：2015-05-14
    • 文件大小：994304
    • 提供者：qq_15465075

  1. XDC约束技巧-时钟篇1.1

  2. vivado下，怎么进行时序约束的文档，比较具体

  3. 所属分类：硬件开发

    • 发布日期：2015-11-10
    • 文件大小：844800
    • 提供者：liekie

  1. vivado约束使用说明

  2. 该文档为vivado官方参考文档，版本对应为vivado2016.3，其中详细说明了vivado软件工具中怎样为工程添加约束文件，引脚约束和时钟约束，需要一定的英文基础，可以借助有道词典的帮助来参考。

  3. 所属分类：硬件开发

    • 发布日期：2017-09-27
    • 文件大小：4194304
    • 提供者：m0_37721483

  1. xilinx XDC约束技巧

  2. CDC是Clock Domain Crossing的简称，CDC时序路径指的是起点和终点由不同时钟驱动的路径。在电路设计中对这些跨时钟域路径往往需要进行特别的处理来避免亚稳态的产生，例如使用简单同步器、握手电路或是FIFO来隔离

  3. 所属分类：机器学习

    • 发布日期：2017-11-09
    • 文件大小：969728
    • 提供者：like_legend

  1. FPGA相关资料

  2. FPGA的相关资料，基础教程，主要是关于时钟约束方面的资料

  3. 所属分类：嵌入式

    • 发布日期：2018-03-29
    • 文件大小：5242880
    • 提供者：guoyali1110

  1. FPGA 约束

  2. 跨时钟域路径 分析 在FPGA 设计中，并不是所有的路径都需要做时序分析，称之为假路径（false path），比 如有些路径在正常工作时并没有实现具体的逻辑功能，或者一些测试阶段使用的逻辑；有些 是不需要做时序分析，如跨时钟域路径。 可以通过添加false_path 约束，告知vivado 在时序分析时忽略这些路径，这样带来的好 处有：

  3. 所属分类：嵌入式

    • 发布日期：2018-04-20
    • 文件大小：610304
    • 提供者：qq_21539875

  1. DCM的时序约束

  2. XLINX FPGA 时序约束中出现的关于DCM中输出时钟约束的一些问题，从网上搜集的一些DCM 时序约束的讨论和相关网络讨论的整理。

  3. 所属分类：嵌入式

    • 发布日期：2018-05-22
    • 文件大小：87040
    • 提供者：plunderr

  1. 时钟复位与时序约束

  2. 讲解同步时钟复位以及异步复位的技术，图示给出约束中需要注意满足的一些时间关系。

  3. 所属分类：硬件开发

    • 发布日期：2018-01-15
    • 文件大小：380928
    • 提供者：tolerate71

  1. XILINX FPGA时序约束教程

  2. XILINX FPGA时序约束教程。时序约束一共包含以下几个步骤：时钟约束、IO约束以及时序例外。

  3. 所属分类：硬件开发

  1. 第二时钟效应的实验约束

  2. 我们通过研究有关磁场加速的μ子的膨胀寿命的最新数据，对由韦尔统一场理论预测的第二时钟效应设置了观测约束。 这些数据是在CERN进行的旨在测量μ子异常磁矩的实验中获得的。 在我们的分析中，我们采用了V. Perlick提出的不变适当时间的定义，这似乎是在Weyl时空背景下拟定的适当概念。

  3. 所属分类：其它

    • 发布日期：2020-04-03
    • 文件大小：362496
    • 提供者：weixin_38603936

  1. FPGA全局时钟约束(Xilinx).pdf

  2. FPGA全局时钟约束， 简介 全局约束 约束编辑器 总结 正在学习时钟约束，上传共享，相互学习，共同进步

  3. 所属分类：硬件开发

    • 发布日期：2020-03-24
    • 文件大小：281600
    • 提供者：DuobleWei

  1. XDC 约束技巧之时钟篇.pdf

  2. XDC 约束技巧之时钟篇推荐的做法是,由用户来指定这类衍生时钟的名字,其余频率等都由 自动推 导。这样就只需写明 的三个,其余不写即可。如上所示 当然,此类情况下用户也可以选择完全由自己定义衍生时钟,只需补上其余表示频 率相位关系的,包括 等等。需要注意的是,一旦 在 的输出检测到用户自定义的衍生时钟,就会报告一个 提 醒用户这个约束会覆盖工具自动推导出的衍生时钟(例外的情况见文章下半段重叠时钟部 分的描述),用户须保证自己创建的衍生钟的频率等属性正确 用户自定义的衍生时钟 工具不能自动推导出衍

  3. 所属分类：硬件开发

    • 发布日期：2019-07-28
    • 文件大小：952320
    • 提供者：td345

  1. FPGA时钟约束时钟余量超差解决方法

  2. 在设计FPGA项目的时候，对时钟进行约束，但是因为算法或者硬件的原因，都使得时钟约束出现超差现象，接下来主要就是解决时钟超差问题，主要方法有以下几点。

  3. 所属分类：其它

    • 发布日期：2020-08-04
    • 文件大小：139264
    • 提供者：weixin_38645266
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