在数字设计中检测器的vhd语言 数字逻辑设计

1110010序列检测器VHDL语言写的，能成功运行，分享以下，希望对大家有帮助。

FPGA内核 FPGA内核是主要针对FPGA的通用RTL代码的存储库。 代码分为可综合的模拟助手和测试平台。 可综合代码 先进先出 async_fifo.vhd：双时钟FIFO axi_stream_fifo.vhd：单时钟AXI流FIFO sync_fifo.vhd：单时钟FIFO AXI Stream基础架构 AXI流延迟：在AXI流数据路径上插入FF延迟 AXI Stream主适配器：允许在一个完整信号（也称为“踩踏”）和写使能（也称为“ tvalid”）之间的任意数量的周期。