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搜索资源列表

  1. Verilog实例（经典135例）

  2. 很实用的Verilog实例！ 目录：王金明：《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波

  3. 所属分类：嵌入式

    • 发布日期：2009-09-08
    • 文件大小：130048
    • 提供者：kevinsjtu

  1. EDA大作业--含异步清零和同步时钟的模可变计数器设计（VHDL）

  2. CLK为时钟输入，RST为异步清零端，D[2..0]为模式控制端，可实现8种不同模式的计数方式，本计数器可供选择的计数模式分别为：七进制，十二进制，二十四进制，二十八进制，三十进制，三十一进制，六十进制，三百六十五进制。

  3. 所属分类：专业指导

    • 发布日期：2009-11-09
    • 文件大小：144384
    • 提供者：hefeiyan

  1. 单片机应用技术选编（7）

  2. 内容简介 　　 《单片机应用技术选编》(7) 选编了1998年国内50种科技期刊中有关单片机开发应用的文 章共510篇，其中全文编入的有113篇，摘要编入的397篇。全书共分八章，即单片机综合 应用技术；智能仪表与测试技术；网络、通信与数据传输；可靠性与抗干扰技术；控制系统 与功率接口技术；电源技术；实用设计；文章摘要。 　　 本书具有重要实用价值，书中介绍的新技术、新器件以及单片机应用系统的软、硬件资 料有助于减少产品研制过程中的重复性劳动，提高单片机应用技术水平，是从事单片机应用 开发技

  3. 所属分类：硬件开发

    • 发布日期：2010-05-19
    • 文件大小：13631488
    • 提供者：zgraeae

  1. verilog HDL经典程序实例135例

  2. Verilog HDL程序设计教程》程序例子，带说明。【例 3.1】4 位全加器 【例 3.2】4 位计数器【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序【例 3.5】“与-或-非”门电路【例 5.1】用 case语句描述的 4 选 1 数据选择器【例 5.2】同步置数、同步清零的计数器【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值【例 5.5】用 begin-end 串行块产生信号波形【例 5.6】用 fork-join 并行块产生信号波形【

  3. 所属分类：嵌入式

    • 发布日期：2010-07-23
    • 文件大小：158720
    • 提供者：do622

  1. 模可变计数器的设计（VHDL语言）

  2. 模可变计数器的设计（VHDL语言）是一个控制位M，当M=0时，模23计数；当M=1时，模109计数。

  3. 所属分类：专业指导

    • 发布日期：2010-10-31
    • 文件大小：80896
    • 提供者：ll448763171

  1. 王金明：《Verilog HDL程序设计教程》135例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：嵌入式

    • 发布日期：2011-02-24
    • 文件大小：130048
    • 提供者：zhlyz2003

  1. verilog HDL设计实例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：专业指导

    • 发布日期：2011-06-14
    • 文件大小：158720
    • 提供者：wwe12580

  1. EDA实验报告

  2. 本资源为基于QuartusII的用VHDL语言编写的EDA实验程序及报告，主要包括全加器，全减器，模可变计数器，序列发生器等是设计！

  3. 所属分类：嵌入式

    • 发布日期：2012-05-20
    • 文件大小：207872
    • 提供者：lin179590026fly

  1. EDA部分实验

  2. EDA部分实验：异步清零十进制计数器的设计、四选一多路选择器的设计、序列检测器的设计、可变模加法/减法计数器、 3-8译码器

  3. 所属分类：专业指导

    • 发布日期：2013-03-22
    • 文件大小：53248
    • 提供者：l516327220

  1. 《 Verilog HDL 程序设计教程》135例，源码

  2. 《 Verilog HDL 程序设计教程》135例； 。【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行

  3. 所属分类：硬件开发

    • 发布日期：2015-05-27
    • 文件大小：130048
    • 提供者：feng1o

  1. verilog HDL经典实例135例

  2. 《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并

  3. 所属分类：嵌入式

    • 发布日期：2009-04-04
    • 文件大小：158720
    • 提供者：ljj0709

  1. 像计算机科学家一样思考Python(第2版).pdf

  2. 内容简介 · · · · · · 本书以培养读者以计算机科学家一样的思维方式来理解Python语言编程。贯穿全书的主体是如何思考、设计、开发的方法，而具体的编程语言，只是提供了一个具体场景方便介绍的媒介。 全书共21章，详细介绍Python语言编程的方方面面。本书从基本的编程概念开始讲起，包括语言的语法和语义，而且每个编程概念都有清晰的定义，引领读者循序渐进地学习变量、表达式、语句、函数和数据结构。书中还探讨了如何处理文件和数据库，如何理解对象、方法和面向对象编程，如何使用调试技巧来修正语法错

  3. 所属分类：Python

    • 发布日期：2018-04-04
    • 文件大小：1048576
    • 提供者：qq_25527791

  1. 模可变递增同步计数器.zip

  2. 熟练掌握计数器的设计和检测。  学习并掌握信号的简单检测以及其电路的设计。  学会利用所学知识设计不同要求的电路以实现不同的逻辑功 能。           熟练multisim的操作技能 设计一个模可变递增同步计数器，当控制信号X=0时为三进制计数器， X=1 时为四进制计数器。设置一个进位输出端C。 内部包含ms文件。

  3. 所属分类：互联网

    • 发布日期：2020-08-24
    • 文件大小：238592
    • 提供者：weixin_44212628

  1. 模拟技术中的基于FPGA的正交数控振荡器（NCO）的设计与实现

  2. 摘要： 在研究数控振荡器NCO 工作原理的基础上，通过分析对比几种不同的NCO 设计方法，采用了算法简单、节省资源的基于ROM 查找表的设计方法。针对正交数控振荡器NCO 的主要部件正余弦存储表、可变模计数器进行了算法设计和电路设计，并在Altera 公司的FPGA 上进行了验证，波形仿真结果表明了电路设计的正确性。采用查找表的方法可以有效提高系统功能的可扩展性和系统的可集成性，使得NCO 功能模块可以通过配置存储表、频率控制字来满足多种应用场合下的NCO 设计需要，可以广泛地应用于各种现代通信

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：285696
    • 提供者：weixin_38691703

  1. EDA/PLD中的基于VHDL的多功能可变模计数器设计

  2. 0 引 言 　　随着电子技术、计算机技术和EDA技术的不断发展，利用FPGA／CPLD进行数字系统的开发已被广泛应用于通信、航天、医疗电子、工业控制等领域。与传统电路设计方法相比，FPGA／CPLD具有功能强大，开发周期短，投资少，便于追踪市场变化及时修改产品设计，以及开发工具智能化等特点。近年来，FPGA／CPLD发展迅速，随着集成电路制造工艺的不断进步，高性价比的FPGA／CPLD器件推陈出新，使FPGA／CPLD成为当今硬件设计的重要途径。在FPGA／CPLD的应用设计开发中，VHDL语

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：358400
    • 提供者：weixin_38660295

  1. 电源技术中的基于VHDL的多功能可变模计数器设计方案 （1）

  2. 0 引 言　　随着电子技术、计算机技术和EDA技术的不断发展，利用FPGA／CPLD进行数字系统的开发已被广泛应用于通信、航天、医疗电子、工业控制等领域。与传统电路设计方法相比，FPGA／CPLD具有功能强大，开发周期短，投资少，便于追踪市场变化及时修改产品设计，以及开发工具智能化等特点。近年来，FPGA／CPLD发展迅速，随着集成电路制造工艺的不断进步，高性价比的FPGA／CPLD器件推陈出新，使FPGA／CPLD成为当今硬件设计的重要途径。在FPGA／CPLD的应用设计开发中，VHDL语言作

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：351232
    • 提供者：weixin_38688550

  1. 基于量子元胞自动机的模可变计数器设计

  2. 模可变计数器是一种功能丰富、灵活性很强的时序逻辑电路。基于一种二维纳米尺度计算范例量子元胞自动机(QCA)设计了一种2位模可变计数器单元电路,该计数器由2个JK触发器和5个基本逻辑门构成。采用置零模式设置了计数器的初始状态,该方法为解决QCA时序逻辑电路设计中输出端随机初始状态的消除问题提供了一条有效途径。在QCA版图设计过程中,通过延迟匹配规则完成了反馈回路的时钟布线。QCADesigner软件仿真结果表明,设计的计数器具有正确的逻辑功能,当两位模式控制信号M2M1为01,10和11时,分别实

  3. 所属分类：其它

    • 发布日期：2021-03-26
    • 文件大小：1048576
    • 提供者：weixin_38669093

  1. 基于FPGA的正交数控振荡器（NCO）的设计与实现

  2. 摘要： 在研究数控振荡器NCO 工作原理的基础上，通过分析对比几种不同的NCO 设计方法，采用了算法简单、节省资源的基于ROM 查找表的设计方法。针对正交数控振荡器NCO 的主要部件正余弦存储表、可变模计数器进行了算法设计和电路设计，并在Altera 公司的FPGA 上进行了验证，波形仿真结果表明了电路设计的正确性。采用查找表的方法可以有效提高系统功能的可扩展性和系统的可集成性，使得NCO 功能模块可以通过配置存储表、频率控制字来满足多种应用场合下的NCO 设计需要，可以广泛地应用于各种现代通信

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：346112
    • 提供者：weixin_38678521

  1. 基于VHDL的多功能可变模计数器设计

  2. 0 引 言 　　随着电子技术、计算机技术和EDA技术的不断发展，利用FPGA／CPLD进行数字系统的开发已被广泛应用于通信、航天、医疗电子、工业控制等领域。与传统电路设计方法相比，FPGA／CPLD具有功能强大，开发周期短，投资少，便于追踪市场变化及时修改产品设计，以及开发工具智能化等特点。近年来，FPGA／CPLD发展迅速，随着集成电路制造工艺的不断进步，高性价比的FPGA／CPLD器件推陈出新，使FPGA／CPLD成为当今硬件设计的重要途径。在FPGA／CPLD的应用设计开发中，VHDL语

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：339968
    • 提供者：weixin_38725625

  1. 小电流接地选线装置可编程采样系统设计

  2. 在分析了小电流接地选线装置采样系统特点的基础上,介绍了以复杂可编程逻辑器件(CPLD)为核心的可编程采样系统的结构及其设计方法.给出了可编程采样系统的整体设计方案,利用CPLD强大的硬件可编程能力实现系统采样频率和采样通道数的可编程设置,介绍了其原理和特点.介绍了"异或"状态机,分析了其工作时序,利用其状态的改变实现采样频率的可调;设置模值可变计数器来实现采样通道数的设置;用状态机控制AD的工作时序,实现AD与CPU工作的分离;用CPLD控制采样通道的转换,读写转换数据.结合分析AD采样时序的控

  3. 所属分类：其它

    • 发布日期：2021-01-14
    • 文件大小：757760
    • 提供者：weixin_38693967
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