电路功能与优势 　　许多系统都要求具有多个低抖动系统时钟，以便实现混合信号处理和定时。图1所示电路将ADF4351集成锁相环（PLL）和压控振荡器（VCO）与ADCLK948接口，后者可通过ADF4351的一路差分输出提供多达八路差分、低电压正射极耦合逻辑（LVPECL）输出。 　　现代数字系统经常要求使用许多逻辑电平不同于时钟源的高质量时钟。为了确保在不丧失完整性的情况下准确地向其它电路元件配电，可能需要额外的缓冲。此处介绍ADF4351时钟源和ADCLK948时钟扇出缓冲器之间的接口