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FPGA/VHDL/Verilog/CPLD/及应用电子课件
1.1可编程逻辑器件概述 1.2 FPGA的设计方法与要求 1.3 FPGA的设计流程 1.3.5 嵌入微处理器的FPGA设计流程 1.4 FPGA的设计工具 2.1 Xilinx FPGA器件 2.1.2 SpartanⅡ和SpartanⅡE系列产品 2.2.1 FLEX系列产品 2.2.3 ACEX1K系列产品 2.2.7 Stratix系列产品 3.1 基于ISE5.2的输入方法 3.1.2 HDL语言输入 3.1.3 状态图输入 3.1.4 IP复用 3.2 基于Quartus的设计输
所属分类:
硬件开发
发布日期:2009-09-25
文件大小:12582912
提供者:
ccpqpq
FPGA实例大全,都包含源程序仿真,实际运行通过
包括 LED控制VHDL程序与仿真 2004.8修改.doc; LED控制VHDL程序与仿真; LCD控制VHDL程序与仿真 2004.8修改; LCD控制VHDL程序与仿真; ADC0809 VHDL控制程序; TLC5510 VHDL控制程序; DAC0832 接口电路程序; TLC7524接口电路程序; URAT VHDL程序与仿真; ASK调制与解调VHDL程序及仿真; FSK调制与解调VHDL程序及仿真; PSK调制与解调VHDL程序及仿真; MASK调制VHDL程序及仿真; MFS
所属分类:
嵌入式
发布日期:2010-03-28
文件大小:1048576
提供者:
hughzotob
ISP07大作业及参考答案
一 简答题(32分,每题8分) 101.什么是FPGA?它有哪些优点? 102.什么是MAX+plus2?它的设计流程是怎样的? 103.Quartus 2有什么特点? 104.ISE5.2的IP核复用输入方法的操作过程是什么? 二 说明题(32分,每题16分) 201.以一个JK触发器为例,说明Modelsim的仿真步骤与方法。 202.说明 ISE5.2的配置步骤。 三 综合题(36分,每题18分) 301登录www.xilin.com网站,查找全局时钟网络VHDL和Verilog编程模板
所属分类:
网络基础
发布日期:2010-07-02
文件大小:424960
提供者:
qq642481029
基于FPGA的检宽带测频技术
本测频系统中采用的测频原理是相检宽带测频技术。在频率测量中,设标频信号为 f0 ,被 测信号为 fX ,则 f0=A · fC , fX=B · fC , A 、 B 是两个互素的正整数,称 fC 为 f0 和 fX 的最大 公因子频率 fmax c ,其倒数为两频率的最小公倍数周期 Tmin c 。如果这两个信号的周期稳 定,它们之间的相位差变化也具有周期性,周期即为 Tmin c 。设两信号的初始相位差为 0 (即初始相位重合 ) ,则经过 N · Tmin c(N 为正整数)之后,它们的
所属分类:
硬件开发
发布日期:2011-03-15
文件大小:463872
提供者:
xlwxdl
FPGA二分频程序
针对FPGA编写的Verilog二分频程序,并编写了相应的Testbench,自测成功。波形正确。
所属分类:
嵌入式
发布日期:2011-11-08
文件大小:1048576
提供者:
lobee
频率计VERILOG
基于Xilinx FPGA的频率计Verilog代码,频率计显示使用6位数码管,测频范围10Hz至100MHz,有1秒、0.1秒、0.01秒三档,档位选择通过复位按钮复用选择。
所属分类:
硬件开发
发布日期:2012-03-18
文件大小:167936
提供者:
simple_wyj
基于FPGA实现等精度测频
摘要:根据等精度测量的原理,利用FPGA和Verilog HDL编程设计了一种数字频率计. FPGA程 序由分频模块、计数器模块、除法器模块、显示模块组成. 经过仿真下载验证,能够实现等精度测频 功能,频率测量范围为1Hz~1MHz. 与传统方法相比,该方法具有外围电路简单,设计周期短,易于 修改等优点.
所属分类:
硬件开发
发布日期:2012-05-10
文件大小:1048576
提供者:
althyg
基于verilog等小测频代码
基于verilog等小测频代码,按自己编写的,仿真测试过了,可以实现
所属分类:
硬件开发
发布日期:2012-05-24
文件大小:761856
提供者:
althyg
等精度测频
verilog等精度测频
所属分类:
嵌入式
发布日期:2012-08-01
文件大小:473088
提供者:
jj632856828
FPGA 测频计
基于等周期的测频模块 包括1602显示 在板子上调是通过(EP2Q208C8)
所属分类:
硬件开发
发布日期:2013-06-06
文件大小:8388608
提供者:
lq3838328
FPGA等精度测频法 ISE下verilog实现
FPGA等精度测频法 ISE下verilog实现
所属分类:
其它
发布日期:2013-08-10
文件大小:1048576
提供者:
lt66ds
等精度测频的FPGA实现
本程序用Verilog语言在FPGA上实现了等精度测频,精度极高
所属分类:
硬件开发
发布日期:2013-10-14
文件大小:608256
提供者:
lanjunjianljj
VERILOG写的频率计
用VERILOG写的频率计,用的直接测频法,三个输入控制测频周期。
所属分类:
嵌入式
发布日期:2013-11-08
文件大小:876544
提供者:
kgddkgdd
基于Verilog 的数字计频器
采用VerilogHDL语言在CPLD器件上实现了简易数字频率计的设计。测量频率在10~1MHz范围之间,该频率计能根据输入被测频率信号,自动调整测试量程进行测试并给出测试结果的BCD码及七段LED译码显示。具有体积小、可靠性高、功耗低的特点。
所属分类:
专业指导
发布日期:2014-03-09
文件大小:529408
提供者:
ccyyjj123
2015电赛F题频率计FPGA等精度测频verilog占空比时间间隔
15全国电赛频率计,一等奖。FPGA源码,带参考资料,带注解文档。另外FPGA做的测试信号源http://download.csdn.net/detail/qq_18127593/9079561
所属分类:
硬件开发
发布日期:2015-09-05
文件大小:12582912
提供者:
qq_18127593
基于FPGA的数字频率计 测频,测占空比,测相位差
FPGA测频,12864液晶显示。30M方波测频,测占空比,测双方波相位差。verilog
所属分类:
硬件开发
发布日期:2015-09-15
文件大小:20971520
提供者:
fpgadds
基于Verilog的数字频率计的代码
Vorilog语言编写的数字频率计测频部分的代码,本人毕业设计测频部分实用代码,绝对有效。系统的时钟频率为100M,包含50M的自检信号。
所属分类:
硬件开发
发布日期:2018-05-13
文件大小:6291456
提供者:
tanliang1233
系统全局时钟控制模块的verilog实现
利用verilog编写系统时钟模块,调用dll的IP核,将输入50MHz的系统时钟信号分频或扩频成所需要的24MHz和100MHz信号,简单易行,亲测可用
所属分类:
编解码
发布日期:2018-07-09
文件大小:3145728
提供者:
changengchu3961
利用fpga测量输入信号的频率大小
Verilog 测频程序可以实现从10k到1m频率的测量,注释里写的都很清楚
所属分类:
硬件开发
发布日期:2018-10-21
文件大小:1024
提供者:
weixin_43317210
等精度测频Verilog代码(2015电赛F题)
2015年大学生电子设计大赛频率计(F题)代码,通过串口发送所测得频率,采样时钟50MHz,开发环境为quartus
所属分类:
嵌入式
发布日期:2020-07-17
文件大小:32505856
提供者:
qq_40355104
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