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搜索资源列表

  1. 用硬件描述语言设计浮点乘法器（原码一位乘法)

  2. 用硬件描述语言设计浮点乘法器（原码一位乘法) 课程设计报告。 很全面的

  3. 所属分类：专业指导

    • 发布日期：2010-07-10
    • 文件大小：555008
    • 提供者：l326107675

  1. 基于IEEE754标准的浮点乘法器

  2. 本设计是基于fpga的浮点乘法器设计，两个浮点数用ieee754标准表示，程序采用的verilog语言

  3. 所属分类：专业指导

    • 发布日期：2011-05-13
    • 文件大小：49152
    • 提供者：zsh6364931

  1. 基于FPGA单精度浮点乘法器的设计实现与测试

  2. 基于FPGA单精度浮点乘法器的设计实现与测试

  3. 所属分类：硬件开发

    • 发布日期：2011-07-31
    • 文件大小：262144
    • 提供者：majijuncekong

  1. fpga中浮点乘法器的实现

  2. fpga中浮点乘法器的实现fpga中浮点乘法器的实现

  3. 所属分类：硬件开发

    • 发布日期：2011-07-31
    • 文件大小：199680
    • 提供者：majijuncekong

  1. 32位单精度浮点乘法器的FPGA实现

  2. 32位单精度浮点乘法器的FPGA实现32位单精度浮点乘法器的FPGA实现

  3. 所属分类：硬件开发

    • 发布日期：2011-07-31
    • 文件大小：128000
    • 提供者：majijuncekong

  1. 浮点乘法器IEEE舍入的实现

  2. 描述了浮点乘法器中舍入的基本方法，介绍了一种实现舍入的系统的设计方法和硬件模型，并对它进行了分 析，在这种系统设计方法的基础上，提出了一种直接预测和选择的舍入方案。

  3. 所属分类：其它

    • 发布日期：2011-08-18
    • 文件大小：148480
    • 提供者：ziziyeli

  1. 基于VHDL 语言的浮点乘法器的硬件实现

  2. 本文提出了一种基于VHDL 语言的浮点乘法器的硬件实现方法, 就是用VHDL 语言描述设计文件, 用 FPGA 实现浮点乘法, 并在Maxplus2 上进行了模拟仿真, 得到了很好的结果. 该浮点乘法可以实现任意位的乘 法运算.

  3. 所属分类：专业指导

    • 发布日期：2011-08-18
    • 文件大小：181248
    • 提供者：ziziyeli

  1. 基于VHDL语言的浮点乘法器的硬件实现

  2. 基于VHDL语言的浮点乘法器的硬件实现，基于VHDL语言的浮点乘法器的硬件实现，基于VHDL语言的浮点乘法器的硬件实现，基于VHDL语言的浮点乘法器的硬件实现，基于VHDL语言的浮点乘法器的硬件实现，基于VHDL语言的浮点乘法器的硬件实现，基于VHDL语言的浮点乘法器的硬件实现，基于VHDL语言的浮点乘法器的硬件实现，基于VHDL语言的浮点乘法器的硬件实现，基于VHDL语言的浮点乘法器的硬件实现，基于VHDL语言的浮点乘法器的硬件实现，基于VHDL语言的浮点乘法器的硬件实现，基于VHDL语言的

  3. 所属分类：硬件开发

    • 发布日期：2011-10-12
    • 文件大小：151552
    • 提供者：devpearl110

  1. 32位单精度浮点乘法器的FPGA实现

  2. 32位单精度浮点乘法器的FPGA实现，帮助你如何通过FPGA实现32位单精度浮点乘法器

  3. 所属分类：嵌入式

    • 发布日期：2013-04-01
    • 文件大小：178176
    • 提供者：shiyangcool

  1. 浮点乘法器

  2. 浮点乘法器相关介绍，全是英文的哦！基于FPGA浮点乘法器的设置，有兴趣的看看

  3. 所属分类：C/C++

    • 发布日期：2013-11-16
    • 文件大小：299008
    • 提供者：u012854915

  1. 课程设计报告——用硬件描述语言设计浮点乘法器（原码一位乘法)

  2. 完完整整的课程设计报告——用硬件描述语言设计浮点乘法器（原码一位乘法)，仅去除了作者和指导老师名字

  3. 所属分类：专业指导

    • 发布日期：2015-06-01
    • 文件大小：2097152
    • 提供者：srt060528

  1. 32位单精度浮点乘法器的FPGA实现

  2. 32位单精度浮点乘法器的FPGA实现

  3. 所属分类：硬件开发

    • 发布日期：2016-12-11
    • 文件大小：292864
    • 提供者：aqwtyyh

  1. FPGA 浮点乘法器源码

  2. verilog 语言写的FPGA内部实现硬件浮点乘法器的源码，两个时钟周期完成一次浮点乘法运算，里面调用了一个xilinx的定点乘法器IP核，因不同的FPGA芯片其定点乘法器IP核可能不同，所以本例子不包含该IP核的源码，请根据自己的硬件平台，自行生成32bit的定点乘法器IP,然后才能调试本例。如有疑问，请加我QQ:898975448

  3. 所属分类：硬件开发

    • 发布日期：2017-10-23
    • 文件大小：2048
    • 提供者：dqthy

  1. 基于FPGA的高速流水线浮点乘法器设计与实现

  2. 设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法，改进的4:2压缩结构和部分积求和电路，完成Carry Save形式的部分积压缩，再由Carry Look-ahead加法器求得乘积。时序仿真结果表明该乘法器可稳定运行在80M的频率上，并已成功运用在浮点FFT处理器中。

  3. 所属分类：其它

    • 发布日期：2020-08-07
    • 文件大小：416768
    • 提供者：weixin_38546817

  1. 基于FPGA的高速流水线浮点乘法器设计与实现

  2. 设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法，改进的4:2压缩结构和部分积求和电路，完成Carry Save形式的部分积压缩，再由Carry Look-ahead加法器求得乘积。时序仿真结果表明该乘法器可稳定运行在80M的频率上，并已成功运用在浮点FFT处理器中。

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：419840
    • 提供者：weixin_38699492

  1. EDA/PLD中的基于FPGA的高速流水线浮点乘法器设计

  2. 摘要：设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和电路,完成Carry Save形式的部分积压缩,再由Carry Look-ahead加法器求得乘积。时序仿真结果表明该乘法器可稳定运行在80M的频率上,并已成功运用在浮点FFT处理器中。 　　1 引言 　　在数字化飞速发展的今天，人们对微处理器的性能要求也越来越高。作为衡量微处理器 性能的主要标准，主频和乘法器运行一次乘法的周期息息相关。因此，为了进一步

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：312320
    • 提供者：weixin_38740201

  1. EDA/PLD中的32位单精度浮点乘法器的FPGA实现

  2. 摘　要: 采用Verilog HDL语言, 在FPGA上实现了32位单精度浮点乘法器的设计, 通过采用改进型Booth编码，和Wallace 树结构, 提高了乘法器的速度。本文使用Altera Quartus II 4.1仿真软件, 采用的器件是EPF10K100EQ 240 -1, 对乘法器进行了波形仿真, 并采用0.5CMOS工艺进行逻辑综合。 关键词: 浮点乘法器; Boo th 算法; W allace 树; 波形仿真 　　随着计算机和信息技术的快速发展, 人们对微处理器的性能要求越来越

  3. 所属分类：其它

    • 发布日期：2020-12-04
    • 文件大小：162816
    • 提供者：weixin_38645373

  1. 32位单精度浮点乘法器的FPGA实现

  2. 32位单精度浮点乘法器的FPGA实现、电子技术,开发板制作交流

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：186368
    • 提供者：weixin_38547421

  1. 32位单浮点乘法器的FPGA实现

  2. 摘　要: 采用Verilog HDL语言, 在FPGA上实现了32位单精度浮点乘法器的设计, 通过采用改进型Booth编码，和Wallace 树结构, 提高了乘法器的速度。本文使用Altera Quartus II 4.1仿真软件, 采用的器件是EPF10K100EQ 240 -1, 对乘法器进行了波形仿真, 并采用0.5CMOS工艺进行逻辑综合。 关键词: 浮点乘法器; Boo th 算法; W allace 树; 波形仿真 　　随着计算机和信息技术的快速发展, 人们对微处理器的性能要求越来越

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：191488
    • 提供者：weixin_38608866

  1. 基于FPGA的高速流水线浮点乘法器设计

  2. 摘要：设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和电路,完成Carry Save形式的部分积压缩,再由Carry Look-ahead加法器求得乘积。时序仿真结果表明该乘法器可稳定运行在80M的频率上,并已成功运用在浮点FFT处理器中。 　　1 引言 　　在数字化飞速发展的今天，人们对微处理器的性能要求也越来越高。作为衡量微处理器 性能的主要标准，主频和乘法器运行乘法的周期息息相关。因此，为了进一步提高

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：435200
    • 提供者：weixin_38747906
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