浮点乘累加处理单元的 F P G A实现浮点乘累加处理单元的 F P G A实现

翻译的NVDLA 加速引擎的文档，学习交流，一块进步！PU cPU Microcontroller DRAM AVULA NVD_A DODI SFAMI Small NVDLA system Large"NVDLA system 小NDLA模型 小型 NVDLA模型在以前不可行的领域开辟了深度学习技术。此模型非常适合对成本因素 比较敏感的物联网(IoT)类设备、A丨以及面向自动化的系统领域。这些系统具有明确的应 用方向,其成本、面积和功率是主要注意事项。通过N√DLA可配置实现资源节约(在成本

嵌入式计算作为新一代计算系统的高效运行方式，应用于多个高性能领域，如阵列信号处理、核武器模拟、计算流体动力学等。在这些科学计算中，需要大量的浮点矩阵运算。而目前已实现的浮点矩阵运算是直接使用VHDL语言编写的浮点矩阵相乘处理单元[1]，其关键技术是乘累加单元的设计，这样设计的硬件，其性能依赖于设计者的编程水平。此外，FPGA厂商也推出了一定规模的浮点矩阵运算IP核[2]，虽然此IP核应用了本厂家的器件，并经过专业调试和硬件实测，性能稳定且优于手写代码，但仍可对其进行改进，以进一步提高运算速度。