对于数据采集接收的一方而言，所谓源同步信号，即传输待接收的数据和时钟信号均由发送方产生。FPGA应用中，常常需要产生一些源同步接口信号传输给外设芯片，这对FPGA内部产生时钟或数据的逻辑和时序都有较严格的要求。而内部的逻辑和时序。当然，无论何种情况，目的只有一个，保证信号稳定可靠的被传送或接收。

为使跨时钟域信号能够被目标时钟正确采集，提出并总结了几种同步方法，详尽论述了这些方法所涉及的存储器计算和synthesis设置。跨时钟域信号的同步方法应根据源时钟与目标时钟的相位关系、该信号的时间宽度和多个跨时钟域信号之间的时序关系来选择。如果两时钟有确定的相位关系，可由目标时钟直接采集跨时钟域信号，且在synthesis中应设此两时钟为同步关系；否则，需要借助FIFO（First in， First out），在synthesis时，此两时钟必须设为false path关系。跨时钟域信号的宽度