。在FPGA中实现高速、高效率的DDR3控制器是一项艰巨的任务。直到最近，只有少数高端（昂贵）的FPGA有支持与高速的DDR3存储器可靠接口的块。然而，现在新一代中档的FPGA提供这些块、高速FPGA架构、时钟管理资源和需要实现下一代DDR3控制器的I/O结构。本文探讨设计所遇到的挑战，以及如何用一个特定的FPGA系列LatticeECP3实现DDR3存储器控制器。

由于系统带宽不断的增加，因此针对更高的速度和性能，设计人员对存储技术进行了优化。下一代双数据速率（DDR）SDRAM芯片是DDR3 SDRAM。 DDR3 SDRAM具有比DDR2更多的优势。这些器件的功耗更低，能以更高的速度工作，有更高的性能（2倍的带宽），并有更大的密度。与DDR2相比，DDR3器件的功耗降低了30％，主要是由于小的芯片尺寸和更低的电源电压（DDR3 1.5V而DDR2 　1.8V）。