逻辑电路图如下图所示。这是用三个可予置二进制计数器和控制门组成的三位异步十进制数计数器，利用4位二进制计数器可预置数的功能，实现10进制计数。计数脉冲CP加到个位计数器的时钟输入端，当计数器计数到Q3Q2Q1Q0=1001时，LD=0，在第10个时钟脉冲↑到来时，计数器接收零（∵D3D2D1D0=0000）。LD信号经过两个与门的传送延迟（相等于一个时钟周期)，作为向相邻高位计数器发出的进位脉冲，使该计数器进行加1计数，作到逢10进1。当前一个计数器第十个CP到来后，本计数器置数为零，同时向相邻