完成逐次逼近逻辑的逐次逼近寄存器（SAR）在逐次逼近模数转换器（ADC）中的设计相当重要，它控制着整个SAR ADC的正常运行。提出一种新型且结构简单、能在一次AD转换中基于同一组时钟序列信号同时完成两路12 bit数据（即24 bit数据）信号的逐位逼近转换和存储的无冗余码SAR结构。基于CSMC 0.5 m CMOS工艺采用全原理图输入的方法来实现，最大程度地简化了电路结构和面积，效率高且开关功耗可降到最小。