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  1. 大型设计中FPGA 的多时钟设计策略

  2. 大型设计中FPGA 的多时钟设计策略~~~~~~~~~~~~
  3. 所属分类:硬件开发

    • 发布日期:2009-11-02
    • 文件大小:216064
    • 提供者:llljjlj
  1. 大型设计中FPGA 的多时钟设计策略

  2. 利用 FPGA 实现大型设计时,可能需要FPGA 具有以多个时钟运行的多重数据通路,这种多时钟FPGA 设计 必须特别小心,需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中 最重要的一步是确定要用多少个不同的时钟,以及如何进行布线,本文将对这些设计策略深入阐述。
  3. 所属分类:硬件开发

    • 发布日期:2010-01-19
    • 文件大小:212992
    • 提供者:kmisslove
  1. 大型设计中FPGA 的多时钟设计策略-经验篇

  2. 利用 FPGA 实现大型设计时,可能需要FPGA 具有以多个时钟运行的多重数据通路,这种 多时钟 FPGA 设计必须特别小心,需要注意最大时钟速率、抖动、最大时钟数、异步时钟 设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟,以及如何 进行布线,本文将对这些设计策略深入阐述。
  3. 所属分类:硬件开发

    • 发布日期:2011-03-01
    • 文件大小:216064
    • 提供者:luno1
  1. 大型设计中FPGA 的多时钟设计策略

  2. 利用FPGA实现大型设计时,可能需要FPGA具有以多个时钟运行的多重数据通路,这种多时钟FPGA设计必须特别小心,需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟,以及如何进行布线,本文将对这些设计策略深入阐述。
  3. 所属分类:其它

    • 发布日期:2011-07-03
    • 文件大小:216064
    • 提供者:safan008
  1. 大型设计中FPGA 的多时钟设计策略

  2. 大型设计中FPGA 的多时钟设计策略,讲述了FPGA设计时处理多时钟产生的一些问题
  3. 所属分类:硬件开发

    • 发布日期:2011-11-12
    • 文件大小:216064
    • 提供者:nnectar
  1. FPGA 多时钟设计

  2. 利用FPGA实现大型设计时,可能需要FPGA具有以多个时钟运行的多重数据通路,这种多时钟FPGA设计必须特别小心,需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟,以及如何进行布线,本文将对这些设计策略深入阐述。
  3. 所属分类:硬件开发

    • 发布日期:2012-08-25
    • 文件大小:128000
    • 提供者:qzqsan
  1. 大型设计中FPGA的多时钟设计策略

  2. 大型设计中FPGA的多时钟设计策略,值得参考。
  3. 所属分类:硬件开发

    • 发布日期:2013-01-05
    • 文件大小:216064
    • 提供者:diego01
  1. 大型设计中FPGA 的多时钟设计策略.pdf

  2. 大型设计中FPGA 的多时钟设计策略.pdf
  3. 所属分类:硬件开发

    • 发布日期:2008-09-02
    • 文件大小:216064
    • 提供者:q042096
  1. 大型设计中 FPGA的多时钟设计策略

  2. 利用 FPGA 实现大型设计时,可能需要FPGA 具有以多个时钟运行的多重数据通路,这种 多时钟 FPGA 设计必须特别小心,需要注意最大时钟速率、抖动、最大时钟数、异步时钟 设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟,以及如何 进行布线,本文将对这些设计策略深入阐述。
  3. 所属分类:其它

    • 发布日期:2013-05-10
    • 文件大小:216064
    • 提供者:lhrace11
  1. fpga多时钟设计策略.pdf

  2. 利用FPGA实现大型设计时,可能需要FPGA具有以多个时钟运行的多重数据通路,这种 多时钟FPGA设计必须特别小心,需要注意最大时钟速率、抖动、最大时钟数、异步时钟 设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟,以及如何 进行布线,本文将对这些设计策略深入阐述。
  3. 所属分类:硬件开发

    • 发布日期:2013-06-09
    • 文件大小:216064
    • 提供者:hbxgwjl
  1. FPGA开发教程

  2. 利用 FPGA 实现大型设计时,大型设计中FPGA 的多时钟设计策略
  3. 所属分类:硬件开发

    • 发布日期:2013-09-09
    • 文件大小:216064
    • 提供者:haochi029
  1. 大型设计中FPGA 的多时钟设计策略

  2. 大型设计中FPGA 的多时钟设计策略,多时钟的解决方案
  3. 所属分类:硬件开发

    • 发布日期:2013-10-07
    • 文件大小:235520
    • 提供者:dongdahanzhiwei
  1. FPGA自学笔记——设计与验证VIP版.pdf

  2. 开始有计划写这本书的时候, Altera 还叫 Altera, 还没有加入 Intel 的大家庭, Xilinx 的 ZYNQ 也才刚刚开始有人探索, Altera 大学计划第一次将亚洲创新大赛由传统的 SOPC 大赛 换成了 SOC 大赛,软核变硬核,性能翻几番。 那个时候,能出一本认认真真讲 FPGA 设计的 书, 会得到非常高的评价。 而我,则由于工作变动, 中间拖沓了半年,当半年后再来准备动 笔时,才恍然领悟到, Altera 即将成为 Intel 的可编程事业部, 基于嵌入式硬核的 S
  3. 所属分类:硬件开发

    • 发布日期:2019-09-03
    • 文件大小:16777216
    • 提供者:qq_30307853
  1. 大型设计中FPGA的多时钟设计策略

  2. 利用FPGA实现大型设计时,可能需要FPGA具有以多个时钟运行的多重数据通路,这种多时钟FPGA设计必须特别小心,需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟,以及如何进行布线,本文将对这些设计策略深入阐述。
  3. 所属分类:其它

    • 发布日期:2020-08-28
    • 文件大小:150528
    • 提供者:weixin_38690149
  1. 嵌入式系统/ARM技术中的嵌入式存储器设计方法和策略

  2. 随着集成电路制造工艺水平的提高,半导体芯片上可以集成更多的功能,为了让产品有别于竞争对手的产品特性,在ASIC上集成存储器可以降低成本和功耗、改善性能、增加系统级芯片的可靠性。随着对嵌入式存储器需求的持续增长,其复杂性、密度和速度也日益增加,从而需要提出一种专用存储器设计方法。     存储器的外包设计     存储器模块都具有相对独立的特性,在一个时钟系统中它通常占用一个管道,从成本和人力资源两方面考虑,许多芯片开发商都将存储器模块外包设计,因为,与其它半导体芯片相比,在系统中定义和分离存
  3. 所属分类:其它

    • 发布日期:2020-10-16
    • 文件大小:201728
    • 提供者:weixin_38617335
  1. 电源技术中的集成电源噪声抑制的时钟源简化FPGA系统的电源设计

  2. 摘要:本文对高性能应用的FPGA设计中的电源噪声情况进行了说明,并由此指出FPGA设计对时钟源的特殊要求,进而对目前通用的小数分频式晶体振荡器(Xo)结构以及Silicon Labs DSPLL XO/VCXO结构进行了分析和对比。   1  引言   就本质而言,FPGA是一种耗电设备,需要复杂的电能传输和多电压轨。单芯片通常有数瓦功耗,运行在1.8V、2.5V和3.3V电压轨。激活的高速片上串行解串器(sERDEs)会增加几瓦功耗,并且使电能输送策略复杂化。当FPGA功耗增加时,对敏感的
  3. 所属分类:其它

    • 发布日期:2020-10-20
    • 文件大小:228352
    • 提供者:weixin_38685882
  1. FPGA大型设计应用的多时钟设计策略阐述

  2. 利用FPGA实现大型设计时,可能需要FPGA具有以多个时钟运行的多重数据通路,这种多时钟FPGA设计必须特别小心,需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟,以及如何进行布线,本文将对这些设计策略深入阐述。
  3. 所属分类:其它

    • 发布日期:2020-10-19
    • 文件大小:179200
    • 提供者:weixin_38718307
  1. EDA/PLD中的大型设计中FPGA的多时钟设计策略

  2. FPGA设计的第一步是决定需要什么样的时钟速率,设计中最快的时钟将确定FPGA必须能处理的时钟速率。最快时钟速率由设计中两个触发器之间一个信号的传输时间P来决定,如果P大于时钟周期T,则当信号在一个触发器上改变后,在下一个逻辑级上将不会改变,直到两个时钟周期以后才改变,如图1所示。        传输时间为信号在第一个触发器输出处所需的保持时间加上两级之间的任何组合逻辑的延迟,再加两级之间的布线延迟以及信号进入第二级触发器的设置时间。无论时钟速率为多少,每一个FPGA设计所用的时钟必须具有低
  3. 所属分类:其它

    • 发布日期:2020-11-25
    • 文件大小:182272
    • 提供者:weixin_38748239
  1. 单片机与DSP中的单片机系统低功耗设计策略

  2. 在嵌入式应用中,系统的功耗越来越受到人们的重视,这一点对于需要电池供电的便携式系统尤其明显。降低系统功耗,延长电池的寿命,就是降低系统的运行成本。对于以单片机为核心的嵌入式应用,系统功耗的最小化需要从软、硬件设计两方面入手。        随着越来越多的嵌入式应用使用了实时操作系统,如何在操作系统层面上降低系统功耗也成为一个值得关注的问题。限于篇幅,本文仅从硬件设计和应用软件设计两个方面讨论。       1 硬件设计         选用具有低功耗特性的单片机可以大大降低系统功耗。可以从供电电
  3. 所属分类:其它

    • 发布日期:2020-12-08
    • 文件大小:144384
    • 提供者:weixin_38522529
  1. 大型设计中FPGA的多时钟设计策略

  2. FPGA设计的步是决定需要什么样的时钟速率,设计中快的时钟将确定FPGA必须能处理的时钟速率。快时钟速率由设计中两个触发器之间一个信号的传输时间P来决定,如果P大于时钟周期T,则当信号在一个触发器上改变后,在下一个逻辑级上将不会改变,直到两个时钟周期以后才改变,如图1所示。        传输时间为信号在个触发器输出处所需的保持时间加上两级之间的任何组合逻辑的延迟,再加两级之间的布线延迟以及信号进入第二级触发器的设置时间。无论时钟速率为多少,每一个FPGA设计所用的时钟必须具有低抖动特性。抖
  3. 所属分类:其它

    • 发布日期:2021-01-19
    • 文件大小:219136
    • 提供者:weixin_38723027
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