该设计使用vhdl语言，包含了具体的实验步骤及其完整的代码。

实验一 用原理图输入方法设计8位全加器 1．实验目的和要求 本实验为综合性实验，综合了简单组合电路逻辑,MAX+plus 10.2的原理图输入方法, 层次化设计的方法等内容。其目的是通过一个8位全加器的设计熟悉EDA软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。 2．实验原理 1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多，我们用一个与门、一个非门和同或门（xnor为同或符合，相同为1，不同为0）来实现。先设计

一、设计题目：简易电子琴设计 二、设计目的 1、掌握可编程逻辑器件的基本原理及利用EDA开发工具QuartusII进行可编程逻辑器件设计的方法； 2、掌握用VHDL语言设计节拍、分频系数、音符产生电路、音符显示数据产生电路以及可控分频电路的方法； 3、熟练掌握可编程逻辑器件的原理图层次化设计方法； 4、掌握利用QuartusII进行软件仿真及对可编程逻辑器件进行硬件下载的方法。 。。。。。。

设 计 报 告 实验课程：EDA技术实用教程