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  1. fpga的verilog实现的硬件除法器

  2. 这是一个被除数和除数参数化可调的verilog些的除法器

  3. 所属分类：硬件开发

    • 发布日期：2010-04-25
    • 文件大小：4096
    • 提供者：KOUTENGQIANG

  1. 8位除法器的毕业设计

  2. 本课题的来源是基于超高速集成电路硬件描述语言（VHDL）及MAX + Plus II软件开发工具的进行模拟仿真的8位除法器，该除法器用于实现8位的除法运算。

  3. 所属分类：嵌入式

    • 发布日期：2010-05-16
    • 文件大小：438272
    • 提供者：wuxiaodong1

  1. 用verilog实现除法器(两种方法）

  2. 一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;

  3. 所属分类：硬件开发

    • 发布日期：2011-11-12
    • 文件大小：296960
    • 提供者：noodles5320

  1. Radix-8复数除法器的设计与实现

  2. ：设计了一种高性能、低功耗的Radix-8时序复数除法器．该复数除法器采用了逐位递归算法 和操作数预变换技术，并在传统结构的基础上，选用冗余形式保留预校正变量，节省了超长进位加 法器的使用，缩短了关键路径的延时．设计还通过实部和虚部商位的合并以及基于6输入查找表结 构的硬件优化，提高了乘加逻辑单元的资源利用率．Stratix-II型现场可编程逻辑器件仿真验证表 明，与使用超长进位加法器的传统结构相比，所设计的复数除法器的速度提高了44％，硬件资源减 少了31％．

  3. 所属分类：专业指导

    • 发布日期：2013-11-14
    • 文件大小：476160
    • 提供者：wb2009_happy

  1. 单双精度除法器实现

  2. 关于单精度和双精度浮点数除法器的硬件设计，可以参考

  3. 所属分类：硬件开发

    • 发布日期：2014-07-24
    • 文件大小：350208
    • 提供者：u012596983

  1. 基于virelog硬件除法器设计

  2. verilog 的16bit除以8bit除法器

  3. 所属分类：专业指导

    • 发布日期：2009-03-31
    • 文件大小：1024
    • 提供者：majinzhu123

  1. 四位阵列除法器——计算机组成原理课设

  2. 采用Quartus可编程器件开发工具软件，伟福COP2000实验箱，设计并实现阵列除法器功能。电路主要应包括：细胞模块和门电路等。被除数和除数皆为四位；对设计电路进行了仿真并验证其正确性，仿真数据由指导教师给出； 实现了编程下载和硬件测试；

  3. 所属分类：嵌入式

    • 发布日期：2018-10-27
    • 文件大小：3145728
    • 提供者：qq_43529415

  1. fpga的verilog实现的硬件除法器

  2. 这是一个被除数和除数参数化可调的verilog些的除法器 这是一个被除数和除数参数化可调的verilog些的除法器

  3. 所属分类：硬件开发

  1. 用verilog实现除法器(两种方法）

  2. 一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;

  3. 所属分类：硬件开发

  1. fpga的verilog实现的硬件除法器

  2. 这是一个被除数和除数参数化可调的verilog些的除法器 这是一个被除数和除数参数化可调的verilog些的除法器

  3. 所属分类：硬件开发

    • 发布日期：2020-02-09
    • 文件大小：1024
    • 提供者：weixin_42565716

  1. 用verilog实现除法器(两种方法）

  2. 一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;

  3. 所属分类：硬件开发

    • 发布日期：2020-01-26
    • 文件大小：180224
    • 提供者：funing8258

  1. NUC029LAN代替M0516，硬件除法器，2.5-5.5V，50MHz Cortex-M0,4KB的SRAM，64KB的Flash,4KB的LDOROM-TRM_NUC029_Series_EN_Rev1.02.pdf

  2. NUC029LAN代替M0516，硬件除法器，2.5-5.5V，50MHz Cortex-M0,4KB的SRAM，64KB的Flash,4KB的LDOROM-TRM_NUC029_Series_EN_Rev1.02.pdf

  3. 所属分类：其它

    • 发布日期：2019-09-03
    • 文件大小：6291456
    • 提供者：weixin_38744375

  1. NUC029LAN代替M0516，硬件除法器，2.5-5.5V，50MHz Cortex-M0,4KB的SRAM，64KB的Flash,4KB的LDOROM-DS_NUC029_Series_EN_Rev1.02.pdf

  2. NUC029LAN代替M0516，硬件除法器，2.5-5.5V，50MHz Cortex-M0,4KB的SRAM，64KB的Flash,4KB的LDOROM-DS_NUC029_Series_EN_Rev1.02.pdfnovo。n NUC029 5.5.2 Features 50 5.6 External Bus Interface(EBI)(NUCO29LAN Only) 51 5.6.1 Overview ∴51 5.6.2 Features 51 5.7 General Purpose

  3. 所属分类：其它

    • 发布日期：2019-09-03
    • 文件大小：1048576
    • 提供者：weixin_38744270

  1. NUC029LAN代替M0516，硬件除法器，2.5-5.5V，50MHz Cortex-M0,4KB的SRAM，64KB的Flash,4KB的LDOROM-PB_NUC029_Series_EN_Rev1.02.pdf

  2. NUC029LAN代替M0516，硬件除法器，2.5-5.5V，50MHz Cortex-M0,4KB的SRAM，64KB的Flash,4KB的LDOROM-PB_NUC029_Series_EN_Rev1.02.pdfnuvT。n NUC029 TM May18,2015 Page 3 of 19 Rev 1.02 nuvT。n NUC029 May18,2015 Page 4 of 19 Rev 1.02 nuvT。n NUC029 NuMicro tm Additionally, th

  3. 所属分类：其它

    • 发布日期：2019-09-03
    • 文件大小：596992
    • 提供者：weixin_38744207

  1. 用verilog实现除法器(两种方法）

  2. 一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;

  3. 所属分类：硬件开发

    • 发布日期：2020-07-17
    • 文件大小：180224
    • 提供者：chunyu2008

  1. 基于Verilog计算精度可调的整数除法器的设计

  2. 目前，实现除法器的方法有硬件实现和软件实现两种方法。硬件实现的方法主要是以硬件的消耗为代价，从而有实现速度快的特点。用硬件的方法来实现除法器的研究很多，如利用微处理器实现快速乘除法运算，FPGA实现二进制除法运算，模拟除法器等；而通过软件实现的除法器算法，可以大大提高器件的工作频率和设计的灵活性，可以从总体上提高设计性能，而设计高效实用的算法是除法器的关键，故除法器的算法研究成为现今热点。

  3. 所属分类：其它

    • 发布日期：2020-10-26
    • 文件大小：180224
    • 提供者：weixin_38735544

  1. EDA/PLD中的基于Verilog计算精度可调的整数除法器的设计

  2. 0 引 言 　　除法器是电子技术领域的基础模块，在电子电路设计中得到广泛应用。目前，实现除法器的方法有硬件实现和软件实现两种方法。硬件实现的方法主要是以硬件的消耗为代价，从而有实现速度快的特点。用硬件的方法来实现除法器的研究很多，如利用微处理器实现快速乘除法运算，FPGA实现二进制除法运算，模拟除法器等；而通过软件实现的除法器算法，可以大大提高器件的工作频率和设计的灵活性，可以从总体上提高设计性能，而设计高效实用的算法是除法器的关键，故除法器的算法研究成为现今热点。 　　目前，软件方面主要是

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：140288
    • 提供者：weixin_38678796

  1. FPGA 64位除法器(Verilog)

  2. 使用verilog语言，通过移位减方式实现64位除以32位数据的除法器，所需资源少，运算速度约64个时钟周期，可方便的自动修改运算位数

  3. 所属分类：嵌入式

    • 发布日期：2020-12-02
    • 文件大小：1024
    • 提供者：XingouChen

  1. 改进的Goldschmidt双精度浮点除法器

  2. 针对嵌入式处理器对面积要求极为苛刻的特点，提出了一种改进的基于Goldschmidt算法的双精度浮点除法器。 改进的除法算法的计算过程分为两个阶段，第一阶段采用线性minimax多项式逼近算法得到一个具有15-bit精度的除数倒数的估计值。相比于minimax 二次多项式逼近，一次多项式逼近会获得一个更小的查找表（LUT）以及在部分积累加过程中获得更少的计算量。 在第二阶段，采用基于硬件复用的方法实现两次Goldschmidt迭代，使得两次Goldschmidt迭代仅仅使用一个乘法器和一个求补单

  3. 所属分类：其它

    • 发布日期：2021-01-29
    • 文件大小：677888
    • 提供者：weixin_38746926

  1. 基于Verilog计算可调的整数除法器的设计

  2. 0 引 言 　　除法器是电子技术领域的基础模块，在电子电路设计中得到广泛应用。目前，实现除法器的方法有硬件实现和软件实现两种方法。硬件实现的方法主要是以硬件的消耗为代价，从而有实现速度快的特点。用硬件的方法来实现除法器的研究很多，如利用微处理器实现快速乘除法运算，FPGA实现二进制除法运算，模拟除法器等；而通过软件实现的除法器算法，可以大大提高器件的工作频率和设计的灵活性，可以从总体上提高设计性能，而设计高效实用的算法是除法器的关键，故除法器的算法研究成为现今热点。 　　目前，软件方面主要是

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：184320
    • 提供者：weixin_38590567
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