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搜索资源列表

  1. 信号完整性基础知识（中兴）

  2. 第1章 高速数字系统设计的信号完整性分析导论 7 1.1. 基本概念 7 1.2. 理想的数字信号波形 7 理想的TTL数字信号波形 7 1.2.2. 理想的CMOS数字信号波形 7 1.2.3. 理想的ECL数字信号波形 8 1.3. 数字信号的畸变(或信号不完整) 8 1.3.1. 地线电阻的电压降的影响——地电平(0电平)直流引起的低电平提高 8 1.3.2. 信号线电阻的电压降的影响 8 1.3.3. 电源线电阻的电压降的影响 10 1.3.4. 转换噪声 11 串扰噪声 11 1.3

  3. 所属分类：专业指导

    • 发布日期：2010-09-26
    • 文件大小：275456
    • 提供者：chiyunzm

  1. 中兴通讯硬件一部巨作－信号完整性

  2. 第1章 高速数字系统设计的信号完整性分析导论 7 1.1. 基本概念 7 1.2. 理想的数字信号波形 7 1.2.1. 理想的TTL数字信号波形 7 1.2.2. 理想的CMOS数字信号波形 7 1.2.3. 理想的ECL数字信号波形 8 1.3. 数字信号的畸变(或信号不完整) 8 1.3.1. 地线电阻的电压降的影响——地电平(0电平)直流引起的低电平提高 8 1.3.2. 信号线电阻的电压降的影响 8 1.3.3. 电源线电阻的电压降的影响 10 1.3.4. 转换噪声 11 1.3.

  3. 所属分类：硬件开发

    • 发布日期：2011-09-30
    • 文件大小：1048576
    • 提供者：weite_0303

  1. RS485通讯原理与应用

  2. 摘 要：阐述了RS-485总线规范，描述了影响RS-485总线通信速率和通信可靠性的三个因素，同时提出 了相应的解决方法并讨论了总线负载能力和传输距离之间的具体关系。 关键词：RS-485 现场总线信号衰减 信号反射 当前自动控制系统中常用的网络，如现场总线CAN、Profibus、INTERBUS-S以及ARCNet 的物理层都是基于RS-485的总线进行总结和研究。 一、EIA RS-485 标准 在自动化领域，随着分布式控制系统的发展，迫切需要一种总线能适合远距离的数字通信。在RS-42

  3. 所属分类：硬件开发

    • 发布日期：2012-08-25
    • 文件大小：221184
    • 提供者：fkueiqplove

  1. 布线规则.txt

  2. 3 1. 一般规则 1.1 PCB板上预划分数字、模拟、DAA信号布线区域。 1.2 数字、模拟元器件及相应走线尽量分开并放置於各自的布线区域内。 1.3 高速数字信号走线尽量短。 1.4 敏感模拟信号走线尽量短。 1.5 合理分配电源和地。 1.6 DGND、AGND、实地分开。 1.7 电源及临界信号走线使用宽线。 1.8 数字电路放置於并行总线/串行DTE接口附近，DAA电路放置於电话线接口附近。 2. 元器件放置 2.1 在系统电路原理图中： a) 划分数字、模拟、DAA电路及其相关电

  3. 所属分类：硬件开发

    • 发布日期：2019-05-23
    • 文件大小：14336
    • 提供者：qq_33237941

  1. 端接电阻，阻抗匹配，传输线，端接

  2. 这个资源对于电子专业的硬件工程师来说很重要，特别是对于设计高速电路的工程师来说尤为有帮助。主要是介绍电路设计中常用到的端接电阻，阻抗匹配等知识，由潜入深，赶快看看吧

  3. 所属分类：专业指导

    • 发布日期：2010-12-21
    • 文件大小：198656
    • 提供者：dubangsheng

  1. 数据转换/信号处理中的消除信号反射的匹配方式设计

  2. 在高速PCB设计中，信号的反射将给PCB的设计质量带来很大的负面影响，而要减轻反射信号的负面影响，有三种方式： 　　1)降低系统频率从而加大信号的上升与下降时间，使信号在加到传输线上前，前一个信号的反射达到稳定; 　　2)缩短PCB走线长度使反射在最短时间内达到稳定; 　　3)采用阻抗匹配方案消除反射; 　　在高速系统设计中，第1种是不可能的，而第2种也是不实际的，通常要缩短PCB布线长度，可能需要增加布线层数、增加过孔数，从而得不偿失，那么第3种是最好的方法，常用的阻匹配方式有以下几种

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：76800
    • 提供者：weixin_38671819

  1. 通信与网络中的谈谈阻抗匹配的理解

  2. 阻抗匹配（impedance matching）信号源内阻与所接传输线的特性阻抗大小相等且相位相同，或传输线的特性阻抗与所接负载阻抗的大小相等且相位相同，分别称为传输线的输入端或输出端处于阻抗匹配状态，简称为阻抗匹配。否则，便称为阻抗失配。有时也直接叫做匹配或失配。　　阻抗匹配是指信号源或者传输线跟负载之间的一种合适的搭配方式。阻抗匹配分为低频和高频两种情况讨论。我们先从直流电压源驱动一个负载入手。由于实际的电压源，总是有内阻的，我们可以把一个实际电压源，等效成一个理想的电压源跟一个电阻r串联的

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：74752
    • 提供者：weixin_38741075

  1. EDA/PLD中的Xilinx可编程逻辑器件的端接技术

  2. Xilinx可编程逻辑器件FPGA的SelectIO支持多达⒛种信号接口标准，而每一种标准包括多种驱动电流输出。不同的驱动电流和接口标准，其输出阻抗(内阻)不同，因此需选择相应的匹配电阻。对Xilinx器件，推荐采用串行端接技术。 　　当选择TTL/CMOS标准24 mA驱动电流时，其输出阻抗大致为13Ω。若传输线阻抗Zo＝50Ω，那么应该加一个JJΩ的源端匹配电阻。13Ω＋JjΩ＝46Ω(近似于50Ω，稍微有一点欠阻尼有助于信号的建立时间)。 　　当选择其他传输标准和驱动电流时，匹配阻抗会

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：70656
    • 提供者：weixin_38648309

  1. 基础电子中的串行端接技术

  2. 串行端接通过在尽量靠近源端的位置串行插入一个电阻Rt，(典型值为10Ω～15Ω)到传输线中来实现，如图所示。串行端接是匹配信号源的阻抗，所插入的串行电阻阻值加上驱动源的输出阻抗应大于等于传输线阻抗(轻微过阻尼)。这种端接方案通过使源端反射系数，Ps＝0来抑制从负载反射回来的信号(负载端输入电阻，不吸收能量)，再从源端反射回负载端。 　　图 串行端接技术 　　串行端接的优点在于每条线只需要一个端接电阻，无需与电源相连接，消耗功率小。当驱动高容性负载时可提供限流作用，这种限流作用可以帮助减小

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：48128
    • 提供者：weixin_38604395

  1. 基础电子中的并行端接技术

  2. 1．并行端接技术 　　并行端接主要是在尽量靠近负载端的位置加一个上拉阻抗和下拉阻抗，以实现终端的阻抗匹配，根据不同的应用环境，并行端接又可分为以下几种方式。 　　(1)简单的并行端接 　　这种方式是简单地在负载端加入一个下拉到地的电阻Rt(Rt=Zo)来实现匹配，如图1所示。采用此端接的条件是驱动端必须能够提供输出高电平时的驱动电流，以保证通过端接电阻的高电压满足门限电压要求。在输出为高电平状态时，这种并行端接电路消耗的电流过大。对于50Ω的端接负载(等于传输线阻抗)，维持TTL高电平消耗

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：125952
    • 提供者：weixin_38542148

  1. PCB技术中的高速PCB的终端端接

  2. 在高速数字电路系统中，传输线上阻抗不匹配会造成信号反射，并出现过冲、下冲和振铃等信号畸变，而当传输线的时延TD大于信号上升时间RT的20％时，反射的影响就不能忽视了，不然将带来信号完整性问题。减小反射的方法为；根据传输线的特性阻抗在其驱动端串联电阻使源阻抗与传输线阻抗匹配，或者在接收端并联电阻使负载阻抗与传输线阻抗匹配，从而使源反射系数或者负载反射系数为零。 　　常用的端接方式为：串联端接、简单的并联端接、戴维宁端接、RC网络端接和二极管端接等，如图所示。下面将分别对这几种端接方式进行分析。

  3. 所属分类：其它

    • 发布日期：2020-11-16
    • 文件大小：117760
    • 提供者：weixin_38705014

  1. 4种端接方法：高速转换器时钟分配器件的端接

  2. 时钟信号衰减会增加抖动，因此对驱动器输出的端接很重要。为了避免抖动和时钟质量降低的不利影响，需要使用恰当的信号端接方法。4种端接方法分享给你们 　　- Z0是传输线的阻抗； 　　- ZOUT 是驱动器的输出阻抗， 　　- ZIN 是接收器的输入阻抗。 　　- PS：这里仅显示CMOS和PECL/LVPECL电路。 　　串行端接 　　实际上，因为阻抗会随频率动态变化，难以达到阻抗匹配，所以缓冲器输出端可以省去电阻(R)。 　　优势： 　　- 低功耗解决

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：91136
    • 提供者：weixin_38690407

  1. 高速PCB的终端端接

  2. 在高速数字电路系统中，传输线上阻抗不匹配会造成信号反射，并出现过冲、下冲和振铃等信号畸变，而当传输线的时延TD大于信号上升时间RT的20％时，反射的影响就不能忽视了，不然将带来信号完整性问题。减小反射的方法为；根据传输线的特性阻抗在其驱动端串联电阻使源阻抗与传输线阻抗匹配，或者在接收端并联电阻使负载阻抗与传输线阻抗匹配，从而使源反射系数或者负载反射系数为零。 　　常用的端接方式为：串联端接、简单的并联端接、戴维宁端接、RC网络端接和二极管端接等，如图所示。下面将分别对这几种端接方式进行分析。

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：125952
    • 提供者：weixin_38725531

  1. Xilinx可编程逻辑器件的端接技术

  2. Xilinx可编程逻辑器件FPGA的SelectIO支持多达⒛种信号接口标准，而每一种标准包括多种驱动电流输出。不同的驱动电流和接口标准，其输出阻抗(内阻)不同，因此需选择相应的匹配电阻。对Xilinx器件，推荐采用串行端接技术。 　　当选择TTL/CMOS标准24 mA驱动电流时，其输出阻抗大致为13Ω。若传输线阻抗Zo＝50Ω，那么应该加一个JJΩ的源端匹配电阻。13Ω＋JjΩ＝46Ω(近似于50Ω，稍微有一点欠阻尼有助于信号的建立时间)。 　　当选择其他传输标准和驱动电流时，匹配阻抗会

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：88064
    • 提供者：weixin_38530115

  1. 谈谈阻抗匹配的理解

  2. 阻抗匹配（impedance matching）信号源内阻与所接传输线的特性阻抗大小相等且相位相同，或传输线的特性阻抗与所接负载阻抗的大小相等且相位相同，分别称为传输线的输入端或输出端处于阻抗匹配状态，简称为阻抗匹配。否则，便称为阻抗失配。有时也直接叫做匹配或失配。　　阻抗匹配是指信号源或者传输线跟负载之间的一种合适的搭配方式。阻抗匹配分为低频和高频两种情况讨论。我们先从直流电压源驱动一个负载入手。由于实际的电压源，总是有内阻的，我们可以把一个实际电压源，等效成一个理想的电压源跟一个电阻r串联的

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：72704
    • 提供者：weixin_38637918