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搜索资源列表

  1. FPGA管脚分配需要考虑的因素

  2. 在芯片的研发环节，FPGA验证是其中的重要的组成部分，如何有效的利用 FPGA 的资源，管脚分配也是必须考虑的一个重要问题。一般较好的方法是在综合过程中通过时序的一些约束让对应的工具自动分配，但是从研发的时间段上来考虑这种方法往往是不可取的，RTL 验证与验证板设计必须是同步进行的，在验证代码出来时验证的单板也必须设计完毕，也就是管脚的分配也必须在设计代码出来之前完成。所以，管脚的分配更多的将是依赖人，而非工具，这个时候就更需要考虑各方面的因素。

  3. 所属分类：硬件开发

    • 发布日期：2009-08-08
    • 文件大小：34816
    • 提供者：loveloco

  1. FPGA管脚分配需要考虑的因素.pdf

  2. 列出fpga的开发过程中管脚约束的一些主要因素，以及怎么去分析

  3. 所属分类：硬件开发

    • 发布日期：2010-07-02
    • 文件大小：41984
    • 提供者：aluny

  1. FPGA管脚电流分配方法

  2. 文中介绍了altera FPGA的管脚电流的约束方法，用两种方式举例来说明。

  3. 所属分类：硬件开发

    • 发布日期：2010-07-10
    • 文件大小：390144
    • 提供者：regflyfox

  1. UCF规则，管教约束文件的语法详解

  2. 详细讲解了UCF管脚约束的语法规则！比如外部管角是如何与内部资源相连接的，等等，很详细

  3. 所属分类：专业指导

    • 发布日期：2010-09-23
    • 文件大小：491520
    • 提供者：DTracy123

  1. FPGA_设计技巧――ISE_高级设计工具

  2. 10.1 结构向导（Architecture Wizard） 10.2 管脚约束（PACE） 10.3 设计约束（Constrain Editor） 10.4 功耗分析（Xpower） 10.5 手工布局工具（Floorplanner） 10.6 手工布线工具（FPGA Editor） 10.7 下载工具（iMPACT） 10.8 PROM 文件生成（PROM File Format） 10.9 模块化设计工具（Modular Design） 10.9 小结 在本章中介绍 ISE 中的几个工具

  3. 所属分类：硬件开发

    • 发布日期：2010-11-24
    • 文件大小：427008
    • 提供者：ian11122840

  1. FPGA设计时序收敛

  2. 时序约束的概念 时序收敛流程 时序收敛流程－代码风格 时序收敛流程－综合技术 时序收敛流程－管脚约束 时序收敛流程－时序约束 时序收敛流程－静态时序分析 时序收敛流程－实现技术 时序收敛流程－FloorPlanner和PACE

  3. 所属分类：其它

    • 发布日期：2011-04-26
    • 文件大小：3145728
    • 提供者：raulzq

  1. FPGA设计时序收敛

  2. FGPA设计收敛流程，包括时序收敛流程中的代码书写规范、综合技术、管脚约束等

  3. 所属分类：嵌入式

    • 发布日期：2011-05-03
    • 文件大小：2097152
    • 提供者：c_he

  1. FGPA设计时序收敛

  2. FGPA设计收敛流程，包括时序收敛流程中的代码书写规范、综合技术、管脚约束等

  3. 所属分类：嵌入式

    • 发布日期：2011-05-03
    • 文件大小：234496
    • 提供者：c_he

  1. 矩阵扫描实验

  2. 矩阵扫描实验完整报告（VHDL），含有去抖动，键盘弹起…… 仿真，对应ucf管脚约束，对于初学者不可谓不给力！

  3. 所属分类：专业指导

    • 发布日期：2011-11-29
    • 文件大小：8388608
    • 提供者：zhao007yu

  1. ISE管脚约束设置参数详解

  2. ISE管脚约束设置参数详解,介绍了Xilinx ISE开发工具下约束文件种类。设置等信息，师初学者必学基础。

  3. 所属分类：硬件开发

    • 发布日期：2012-12-16
    • 文件大小：421888
    • 提供者：yoreyong

  1. nexys-3开发板管脚约束

  2. nexys-3开发板管脚约束文件，word版，可直接打印，希望对大家有用！

  3. 所属分类：硬件开发

    • 发布日期：2012-12-28
    • 文件大小：17408
    • 提供者：lilidove

  1. FPGA设计时序收敛

  2. 针对xilin厂家讲述了静态时序分析、时序约束、管脚约束、实现技术等

  3. 所属分类：硬件开发

    • 发布日期：2013-05-23
    • 文件大小：3145728
    • 提供者：zma1984

  1. 管脚约束代码

  2. 本资源是一些代码，关于Verilog语言的，例如管脚约束，计数器之类的

  3. 所属分类：VB

    • 发布日期：2014-12-04
    • 文件大小：2097152
    • 提供者：wang_weijun

  1. 基于verilog的时钟分频器

  2. 基于verilog的任意时钟分频器，包括ucf管脚约束文件和时钟约束文件，只需要在FPGA上输入分频系数，就可以在示波器上获得相应分频后的波形

  3. 所属分类：硬件开发

    • 发布日期：2015-05-14
    • 文件大小：994304
    • 提供者：qq_15465075

  1. VHDL，Verilog设计中约束的设计

  2. 对VHDL，verilog硬件设计中需要做的所有约束做了一个全面的介绍，包括时序约束，物理约束，管脚约束各种类型，本文档是Xilinx的官方英文文档，

  3. 所属分类：硬件开发

    • 发布日期：2015-06-03
    • 文件大小：3145728
    • 提供者：a1552040

  1. FPGA管脚分配需要考虑的因素

  2. 在芯片的研发环节，FPGA 验证是其中的重要的组成部分，如何有效的利用 FPGA 的资源，管脚分配也是必须考虑的一个重要问题。一般较好的方法是在综合过程中通过时序的一些约束让对应的工具自动分配

  3. 所属分类：其它

    • 发布日期：2020-08-28
    • 文件大小：121856
    • 提供者：weixin_38746926

  1. Genesys2开发板DDR3引脚约束文件

  2. Genesys2开发板的DDR3芯片所使用的管脚约束文件，该文件可以直接在 MIG IP核例化过程中使用，引用此文档可以省去您很多查资料、绑管脚的时间。本人已用此约束文件完成了DDR3的读写实验，质量可以放心。

  3. 所属分类：其它

    • 发布日期：2020-09-26
    • 文件大小：11264
    • 提供者：qq_42230252

  1. PCB技术中的使用参数化约束进行PCB设计

  2. 如今PCB设计考虑的因素越来越复杂，如时钟、串扰、阻抗、检测、制造工艺等等，这经常使得设计人员要重复进行大量的布局布线、验证以及维护等工作。参数约束编辑器能将这些参数编到公式中，协助设计人员在设计和生产过程中更好地处理这些有时甚至还会互相对立的参数。 　　近年来对PCB布局布线的要求越来越复杂，集成电路中晶体管数量还在按摩尔定律预计的速度不断上升，从而使得器件速度更快且每个脉冲沿上升时间缩短，同时管脚数也越来越多——常常要到500～2,000个管脚。所有这一切都会在设计PCB时带来密度、时钟以

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：190464
    • 提供者：weixin_38747233

  1. VIVADO中关于管脚约束错误的一种解决方法

  2. 在vivado中，有的IP核已经包含了模块的引脚配置，这样在约束文件中就不用写相应的约束设置。然而在生成位码流的时候就可能会出现如下的错误提示： [DRC UCIO-1] Unconstrained Logical Port: 16 out of 22 logical ports have no user assigned specific location constraint (LOC). This may cause I/O contention or incompatibility wi

  3. 所属分类：其它

    • 发布日期：2021-01-06
    • 文件大小：202752
    • 提供者：weixin_38592420

  1. 使用参数化约束进行PCB设计

  2. 如今PCB设计考虑的因素越来越复杂，如时钟、串扰、阻抗、检测、制造工艺等等，这经常使得设计人员要重复进行大量的布局布线、验证以及维护等工作。参数约束编辑器能将这些参数编到公式中，协助设计人员在设计和生产过程中更好地处理这些有时甚至还会互相对立的参数。 　　近年来对PCB布局布线的要求越来越复杂，集成电路中晶体管数量还在按摩尔定律预计的速度不断上升，从而使得器件速度更快且每个脉冲沿上升时间缩短，同时管脚数也越来越多——常常要到500～2,000个管脚。所有这一切都会在设计PCB时带来密度、时钟以

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：238592
    • 提供者：weixin_38680811
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