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搜索资源列表

  1. LINGO软件的学习

  2. LINGO是用来求解线性和非线性优化问题的简易工具。LINGO内置了一种建立最优化模型的语言，可以简便地表达大规模问题，利用LINGO高效的求解器可快速求解并分析结果。 §1 LINGO快速入门 当你在windows下开始运行LINGO系统时，会得到类似下面的一个窗口： 外层是主框架窗口，包含了所有菜单命令和工具条，其它所有的窗口将被包含在主窗口之下。在主窗口内的标题为LINGO Model – LINGO1的窗口是LINGO的默认模型窗口，建立的模型都都要 在该窗口内编码实现。下面举两个例子

  3. 所属分类：C

    • 发布日期：2009-08-08
    • 文件大小：319488
    • 提供者：huxlaylyx

  1. Altera FPGA\CPLD设计（基础篇）-part1

  2. 第1章 FPGA/CPLD简介 1.1 可编程逻辑设计技术简介 1.1.1 可编程逻辑器件发展简史 1.1.2 可编程逻辑器件分类 1.2 FPGA/CPLD的基本结构 1.2.1 FPGA的基本结构 1.2.2 CPLD的基本结构 1.2.3 FPGA和CPLD的比较 1.3 FPGA/CPLD的设计流程 1.4 FPGA/CPLD的常用开发工具 1.5 下一代可编程逻辑设计技术展望 1.5.1 下一代可编程逻辑器件硬件上的四大发展趋势 1.5.2 下一代EDA软件设计方法发展趋势 1.6

  3. 所属分类：硬件开发

    • 发布日期：2009-10-14
    • 文件大小：13631488
    • 提供者：love_liu

  1. Altera FPGA\CPLD设计（基础篇）-part2

  2. 第1章 FPGA/CPLD简介 1.1 可编程逻辑设计技术简介 1.1.1 可编程逻辑器件发展简史 1.1.2 可编程逻辑器件分类 1.2 FPGA/CPLD的基本结构 1.2.1 FPGA的基本结构 1.2.2 CPLD的基本结构 1.2.3 FPGA和CPLD的比较 1.3 FPGA/CPLD的设计流程 1.4 FPGA/CPLD的常用开发工具 1.5 下一代可编程逻辑设计技术展望 1.5.1 下一代可编程逻辑器件硬件上的四大发展趋势 1.5.2 下一代EDA软件设计方法发展趋势 1.6

  3. 所属分类：硬件开发

    • 发布日期：2009-10-14
    • 文件大小：7340032
    • 提供者：love_liu

  1. Xlinx ISE 9.X FPGA_CPLD设计指南

  2. Xilinx ISE 9.x FPGA/CPLD设计指南 目录 （这是本书的第1页到76页，只因只能上传小于20M的文件，其它的也已上传） 第1章　FPGA设计简介　1 1.1　FPGA结构简介　2 1.1.1　总体结构　2 1.1.2　可配置逻辑块CLB　3 1.1.3　输入输出模块(Input/Output Block)　6 1.1.4　块RAM(BlockRAM)　9 1.2　最新FPGA产品──Virtex-5　10 1.2.1　Virtex-5的特点　10 1.2.2　Virtex-

  3. 所属分类：硬件开发

    • 发布日期：2009-11-27
    • 文件大小：18874368
    • 提供者：jiemizhe000

  1. Xlinx ISE 9.X FPGA_CPLD设计指南

  2. Xilinx ISE 9.x FPGA/CPLD设计指南 目录 （这是本书的第77页到140页，只因只能上传小于20M的文件，其它的也已上传） 第1章　FPGA设计简介　1 1.1　FPGA结构简介　2 1.1.1　总体结构　2 1.1.2　可配置逻辑块CLB　3 1.1.3　输入输出模块(Input/Output Block)　6 1.1.4　块RAM(BlockRAM)　9 1.2　最新FPGA产品──Virtex-5　10 1.2.1　Virtex-5的特点　10 1.2.2　Virte

  3. 所属分类：硬件开发

    • 发布日期：2009-11-27
    • 文件大小：19922944
    • 提供者：jiemizhe000

  1. 需求分析训练营（徐锋）

  2. 使了解需求工程基本理论，具有一定需求相关工作经验的技术人员、业务骨干的需求分析实战技能迅速提高，能够有效地组织、执行需求分析工作，熟练掌握各种模型并正确选择，编写出更加高效的需求文档。通过该课程的学习将达到以下提升： •深刻理解业务驱动的需求分析思想，建立清晰的需求分析工作脉络与线索感，能够正确根据项目特点、团队特点选择正确的需求分析策略与工具。 •对需求分析工作阶段建立清晰的认识，理解不同阶段的角色分工，理解不同阶段的产物关系，能够根据项目情况正确、合理分配需求时间。 •对项目目标建立正确的

  3. 所属分类：其它

    • 发布日期：2011-05-09
    • 文件大小：329728
    • 提供者：a363392121

  1. 名师：徐锋----------需求分析

  2. 使了解需求工程基本理论，具有一定需求相关工作经验的技术人员、业务骨干的需求分析实战技能迅速提高，能够有效地组织、执行需求分析工作，熟练掌握各种模型并正确选择，编写出更加高效的需求文档。通过该课程的学习将达到以下提升： •深刻理解业务驱动的需求分析思想，建立清晰的需求分析工作脉络与线索感，能够正确根据项目特点、团队特点选择正确的需求分析策略与工具。 •对需求分析工作阶段建立清晰的认识，理解不同阶段的角色分工，理解不同阶段的产物关系，能够根据项目情况正确、合理分配需求时间。 •对项目目标建立正确的

  3. 所属分类：专业指导

    • 发布日期：2011-05-09
    • 文件大小：52224
    • 提供者：a363392121

  1. 静态时序分析三部曲之基础篇

  2. 比较详尽的阐述了FPGA中时序分析的基本原理，时序分析模型。图文并茂的说明了时序分析中用的基本概念如（Launch / latch edges、Setup/hold times、 Data /clock arrival time、Data required time等等），为后续的 第二篇：使用Quartus II Timequest时序分析器约束分析设计 第三篇：Quartus II时序优化策略篇奠定坚实的基础。

  3. 所属分类：嵌入式

    • 发布日期：2014-04-14
    • 文件大小：1048576
    • 提供者：alasga001

  1. vhdl教程 挺好的资源

  2. vhdl学习资料，大家喜欢就看看吧VHDL培训教程 第一讲、VHDL简介及其结构 第二讲、VHDL中的对象、操作符、数据类型 第三讲、VHDL中的控制语句及模块 第四讲、状态机的设计VHDL培训教程 欢迎参加VHDL培训 浙江大学电子信息技术研究所 电子设计自动化(EDA)培训中心 编写:王勇 TEL:7951949或7951712 EMAIL:wangy@isee.zju.edu.cn第一讲、VHDL简介及其结构 • 通过本课的学习您可以了解以下几点 1、VHDL 的基本概念 2、VHDL的

  3. 所属分类：C

    • 发布日期：2008-10-27
    • 文件大小：490496
    • 提供者：ylw51100

  1. FPGA牛人经验

  2. Typical ASIC design flow 时钟抖动 (Clock Jitter) 信号同步的窍门 数字后端流程 setup time 与 hold time fanout 与skew. high fanout multicycle_path DC概论七之gated clock束 DC优化约束 Synopsys Synthesis Constraints Template 功耗和门控时钟的的基本概念 对FALSE PATH 的理解 TimeQuest 时钟分析 静态时序分析 寄生参数提取

  3. 所属分类：硬件开发

    • 发布日期：2015-09-24
    • 文件大小：4194304
    • 提供者：chenliuguo

  1. UML基础与Rose建模教程_1分.pdf

  2. 　　《UML基础与Rose建模教程》不仅适合初学者学习UML建模的相关知识，也适用于从事软件开发的工程人员学习和参考，或者作为高等院校计算机和软件相关专业的教堂用书或参考书。 内容简介 　　《UML基础与Rose建模教程》全面，详细地介绍了 UML 的基础知识和Rational Rose的使用方法，并通过4个综合性的案例，展示了使用UML和Rose进行软件建模的具体方法和步骤。全书共分20章，前4章是基础部分，介绍了UML和Rose的基础知识；第5章到第13章是《UML基础与Rose建模教程》

  3. 所属分类：Web开发

    • 发布日期：2015-11-03
    • 文件大小：19922944
    • 提供者：celestialtao

  1. 计算机等级考试四级嵌入式系统开发工程师复习要点汇总.pdf

  2. 计算机等级考试四级嵌入式系统开发工程师复习要点汇总O随光 评enku.sui.me (1)调度:给定一组实时任务和系统资源,确定每个任务何时何地执行的整 个过程。 (2)抢占式调度:通常是优先级驱动的调度,如uCOS。优点是实时性好 反应快,调度算法相对简单,可以保证高优先级任务的时间约束;缺点是上下文 切换多 (3)非抢占式调度:通常是按时间片分配的调度,不允许任务在执行期间被 中断,仟务一旦占用处理器就必须执行完毕或自愿放弃,如 Wince。优点是上 下文切换少;缺点是处理器有效资源利用率低

  3. 所属分类：嵌入式

    • 发布日期：2019-08-17
    • 文件大小：392192
    • 提供者：qq_33211808

  1. FPGA入门教程.pdf

  2. 1、数字电路设计入门 2、FPGA简介 3、FPGA开发流程 4、RTL设计 5、Quartus II 设计实例 6、ModelSim和Testbench112时序逻辑电路 时序逻辑电路由时钟的上升沿或下降沿驱动工作,其实真正被时钟沿驱动的是电路中的 触发器( Register),也称为寄存器。触发器的工作原理和参数如下图 Register的原理和参数 T DQ Clk Clk old tsu:建立时间,在时钟有效沿到来之前触发器数据输入应保持稳定的时间,如果建立时 间不够,数据将不能在这个时钟

  3. 所属分类：硬件开发

    • 发布日期：2019-07-28
    • 文件大小：6291456
    • 提供者：smart_devil

  1. 约束、时序分析的概念

  2. 主要介绍约束、时序分析的概念 时序约束是什么，对电路的分析比较有用的

  3. 所属分类：硬件开发

    • 发布日期：2010-05-17
    • 文件大小：158720
    • 提供者：mhx1986

  1. 约束、时序分析的概念介绍

  2. 很多人询问关于约束、时序分析的问题，比如：如何设置setup，hold时间？如何使用全局时钟和第二全局时钟（长线资源）？如何进行分组约束？如何约束某部分组合逻辑？如何通过约束保证异步时钟域之间的数据交换可靠？如何使用I/O逻辑单元内部的寄存器资源？

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：277504
    • 提供者：weixin_38667697

  1. 时序约束分析的概念

  2. 很多人询问关于约束、时序分析的问题，比如：如何设置setup，hold时间？如何使用全局时钟和第二全局时钟（长线资源）？如何进行分组约束？如何约束某部分组合逻辑？如何通过约束保证异步时

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：153600
    • 提供者：weixin_38717843