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  1. Verilog HDL异步设计与同步设计的时序分析

  2. （1） 理解亚稳态产生的物理意义 （2） 理解触发器本身的建立时间和保持时间以及异步复位恢复的概念 （3） 理解亚稳态恢复和同步寄存器的概念 （4） 理解组合逻辑的延迟产生的原理，掌握系统时钟频率的计算 （5） 理解并掌握时钟偏斜和抖动及其对时钟频率的影响 （6） 理解提高系统时钟频率的两种方法 （7） 了解False Path和多时钟周期的概念，知道使用False Path和多时钟周期进行时序约束。 （8） 理解并掌握芯片之间的时序接口设计 （9） 理解并掌握异步电路的设计方法

  3. 所属分类：硬件开发

    • 发布日期：2012-05-16
    • 文件大小：6291456
    • 提供者：sagatsagat

  1. KS109-V100_CN.pdf

  2. ks109超声波测距模块，详细的数据手册和代码www.dauxl.com I2C模式 KS109连线 SCL/RXb MODE AN/SW 在KS109上连线引脚上标识有:VCC、SDAX(简称SDA)、SCL代RX(简称SCL)、GND MODE及ANSW。MODE引脚悬空时,KS109工作于I℃C模式 其中CC用于连接+5V(3.0~5.5V范围均可)电源),GND用于连接电源地, SDAITX是PC 通信的数据线,SCL/RX引即是FC通信的吋钟线。SCL及SDA线均需要由主机接个4.7K

  3. 所属分类：C

    • 发布日期：2019-08-18
    • 文件大小：953344
    • 提供者：weixin_39119879

  1. 单片机与DSP中的40纳米500MHz DSP核心的时钟设计与分析

  2. 在低于40纳米的超深亚微米VLSI设计中，时钟树网络在电路时序收敛、功耗、PVT变异容差和串扰噪声规避方面所起的作用要更重要得多。高性能DSP芯片会有大量关键时序路径，会要求时钟偏斜超低的全局时钟分布。两点间时钟偏斜若不合要求，特别是如果这些点间还存在数据路径的话，可能会限制时钟频率或导致功能性错误。 　　本文中所描述的是以500MHz时钟频率运行的DSP核心，多数时序关键路径都有超过20级的逻辑层。考虑到时钟抖动率和建立时间，满足高频需求真的是项非常具有挑战性的任务。如果使用传统时钟树设计方

  3. 所属分类：其它

    • 发布日期：2020-11-04
    • 文件大小：251904
    • 提供者：weixin_38663197

  1. 电子测量中的ADI紧凑型时钟缓冲器适用于高速应用

  2. Analog Devices, Inc.(ADI)，最新推出业界性能最佳的6通道和12通道紧凑型时钟缓冲器 ，适合用于需要低抖动性能的高速应用。与同类竞争性器件相比，ADI 公司的12通道 ADCLK954 LVPECL 和 ADCLK854 LVDS/CMOS 以及6通道 ADCLK946 LVPECL 和 ADCLK846 LVDS 时钟扇出缓冲器 可在单个芯片上提供四倍的时钟通道，以及更佳的抖动和偏斜性能。ADI 公司的 LVPECL(低电压伪发射极耦合逻辑)扇出缓冲器的抖动低至75 fs

  3. 所属分类：其它

    • 发布日期：2020-11-12
    • 文件大小：38912
    • 提供者：weixin_38663443

  1. ADI最新推出业界性能最佳的6通道和12通道紧凑型时钟缓冲器

  2. ADI最新推出业界性能最佳的6通道和12通道紧凑型时钟缓冲器，适合用于需要低抖动性能的高速应用。与同类竞争性器件相比，ADI 公司的12通道 ADCLK954 LVPECL和 ADCLK854 LVDS/CMOS以及6通道 ADCLK946 LVPECL和 ADCLK846 LVDS 时钟扇出缓冲器可在单个芯片上提供四倍的时钟通道，以及更佳的抖动和偏斜性能。ADI 公司的 LVPECL(低电压伪发射极耦合逻辑)扇出缓冲器的抖动低至75 fs(飞秒)，LVDS(低电压差分信令)/CMOS 扇出缓冲

  3. 所属分类：其它

    • 发布日期：2020-11-11
    • 文件大小：51200
    • 提供者：weixin_38539705

  1. 芯片的偏斜

  2. 问题 　　在电子工业的许多领域，都将倒装芯片结合到新产品中，呈现增长的规律。因此，必须理解许许多多的设计、材料、工艺和设备有关的变量，以保证该技术成功地实施和生存。例如，裸芯片的处理与贴装产生了通常在标准的表面贴装装配中不会遇到的新挑战。有一个顾客最近问，“我们看到在我们得倒装芯片装配工艺中偏斜芯片的数量在增加　－　什么可能会造成这个问题，我们如何纠正它？” 　　问题的解决 　　芯片偏斜是一个当处理裸芯片是可能偶尔发生的一个工艺问题。在倒装芯片装配工艺中的一些因数可能造成这种贴装缺陷，包括

  3. 所属分类：其它

    • 发布日期：2020-11-18
    • 文件大小：65536
    • 提供者：weixin_38595850

  1. 利用高集成度时钟系统芯片代替传统分离时钟设计

  2. 本文在讨论传统时钟设计面临的难点的基础上，引入了一种数模混合的高集成度的时钟系统芯片-Lattice ispClock Manager 5500系列。通过该芯片可以完成时钟的小数分频、倍频、移相、输入与输出多I/O标准的匹配与驱动、输出偏斜的灵活调整、时钟摆幅和上升斜率的调整、JTAG在线系统编程等功能。 　　时钟是所有电子系统的心脏，其性能和稳定性直接决定着整个系统的性能。在数字系统中，一般推荐同步设计方案，时钟的沿驱动系统中的寄存器和其它相关器件。传统的数字时钟系统由晶振(OSC)、频率

  3. 所属分类：其它

    • 发布日期：2020-12-04
    • 文件大小：81920
    • 提供者：weixin_38528888

  1. 高集时钟系统芯片代替传统分离时钟设计

  2. 本文在讨论传统时钟设计面临的难点的基础上，引入了一种数模混合的高集成度的时钟系统芯片-Lattice ispClock Manager 5500系列。通过该芯片可以完成时钟的小数分频、倍频、移相、输入与输出多I/O标准的匹配与驱动、输出偏斜的灵活调整、时钟摆幅和上升斜率的调整、JTAG在线系统编程等功能。      时钟是所有电子系统的心脏，其性能和稳定性直接决定着整个系统的性能。在数字系统中，一般推荐同步设计方案，时钟的沿驱动系统中的寄存器和其它相关器件。传统的数字时钟系统由晶振(OSC)、

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：81920
    • 提供者：weixin_38645434

  1. ADI紧凑型时钟缓冲器适用于高速应用

  2. Analog Devices, Inc.(ADI)，推出业界性能的6通道和12通道紧凑型时钟缓冲器 ，适合用于需要低抖动性能的高速应用。与同类竞争性器件相比，ADI 公司的12通道 ADCLK954 LVPECL 和 ADCLK854 LVDS/CMOS 以及6通道 ADCLK946 LVPECL 和 ADCLK846 LVDS 时钟扇出缓冲器 可在单个芯片上提供四倍的时钟通道，以及更佳的抖动和偏斜性能。ADI 公司的 LVPECL(低电压伪发射极耦合逻辑)扇出缓冲器的抖动低至75 fs(飞秒)

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：37888
    • 提供者：weixin_38691742

  1. EPSON打印机 连供墨水系统 维修有哪些保养窍门第1/2页

  2. 这种堵塞会导致喷出的墨滴变小或喷出的墨水有明显的分叉现象，使墨滴在纸上的覆盖率不足，同时还会导致喷出的墨水飞斜，在纸上的定位产生偏移，这样打印出的图稿就让人感觉颗粒偏粗。严重的堵塞就造成了缺色的后果。此外，加装永久芯片的目的是为了节约墨水，而EPSON打印机开机不清洗喷头，造成堵头后再拼命清洗，不仅不能节约墨水，还会造成更多的打印纸和墨水的浪费。     —— 连供墨水系统让人欢喜让人忧     连供系统因其价格低廉，在市场上颇有一定用户群。该系统最早出现于2002年底，经过2003的发展，在2

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：72704
    • 提供者：weixin_38752074

  1. 40纳米500MHz DSP的时钟设计与分析

  2. 在低于40纳米的超深亚微米VLSI设计中，时钟树网络在电路时序收敛、功耗、PVT变异容差和串扰噪声规避方面所起的作用要更重要得多。高性能DSP芯片会有大量关键时序路径，会要求时钟偏斜超低的全局时钟分布。两点间时钟偏斜若不合要求，特别是如果这些点间还存在数据路径的话，可能会限制时钟频率或导致功能性错误。 　　本文中所描述的是以500MHz时钟频率运行的DSP，多数时序关键路径都有超过20级的逻辑层。考虑到时钟抖动率和建立时间，满足高频需求真的是项非常具有挑战性的任务。如果使用传统时钟树设计方法，

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：344064
    • 提供者：weixin_38715048