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搜索资源列表

  1. 74系列芯片名称及解释

  2. 74系列芯片名称及解释 型号 内容 ---------------------------------------------------- 74ls00 2输入四与非门 74ls01 2输入四与非门 (oc) 74ls02 2输入四或非门 74ls03 2输入四与非门 (oc) 74ls04 六倒相器 74ls05 六倒相器(oc) 74ls06 六高压输出反相缓冲器/驱动 器(oc,30v) 74ls07 六高压输出缓冲器/驱动器(oc,30v) 74ls08 2输入四与门 74ls09

  3. 所属分类：嵌入式

    • 发布日期：2009-07-27
    • 文件大小：11264
    • 提供者：txwlltt

  1. VHDL补码一位乘法

  2. 这是计算机组成原理的补码乘法器的vhdl实现，感觉还行的

  3. 所属分类：专业指导

    • 发布日期：2009-10-19
    • 文件大小：252928
    • 提供者：hellotk

  1. 定点补码一位乘法器的设计 计算机组成原理课程设计 报告加工程

  2. 定点补码一位乘法器的设计 计算机组成原理课程设计 可硬件下载

  3. 所属分类：专业指导

  1. 74LS系列集成块功能介绍

  2. 74LS系列集成块功能介绍 74ls00 2输入四与非门 74ls01 2输入四与非门 (oc) 74ls02 2输入四或非门 74ls03 2输入四与非门 (oc) 74ls04 六倒相器 74ls05 六倒相器(oc) 74ls06 六高压输出反相缓冲器/驱动器(oc,30v) 74ls07 六高压输出缓冲器/驱动器(oc,30v) 74ls08 2输入四与门 74ls09 2输入四与门(oc) 74ls10 3输入三与非门 74ls11 3输入三与门 74ls12 3输入三与非门 (oc

  3. 所属分类：其它

    • 发布日期：2010-03-29
    • 文件大小：14680064
    • 提供者：xue041480

  1. 一位定点补码乘法器的设计

  2. 组成原理课程设计 word文档完整版

  3. 所属分类：专业指导

    • 发布日期：2010-04-27
    • 文件大小：299008
    • 提供者：actionscript10

  1. booth 算法---蒋小龙

  2. 0、 约定 …………………………………………………………………………………………… 5 1、 无符号数一位乘法 …………………………………………………………………………… 7 2、 符号数一位乘法 ……………………………………………………………………………… 8 3、 布思算法(Booth algorithm) ……………………………………………………………… 9 4、 高基(High Radix)布思算法 ……………………………………………………………… 10 5、 迭代算法 …………………

  3. 所属分类：其它

    • 发布日期：2010-05-24
    • 文件大小：390144
    • 提供者：pace2005999

  1. 组成原理课程设计代码——完整版

  2. 序 号 实验项目 名称 实 验 内 容 学时 要求 性质 类别 所用主要仪 器及台套数 所在实验室 1 QuartusII的使用 在本次实验中，学会QuartusII软件的使用，然后利用此系统完成： 〈１〉 一位全加器设计 〈２〉 并行八位寄存器设计。 下载到实验箱上，在实验箱上验证。 必做 验证 专业基础 计算机组成原理实验箱30台 P4计算机60台 硬件基础实验室 2 层次化设计方法 在本次实验中，学会层次化设计方法，利用该方法完成： 〈１〉同步二进制计数器 〈２〉多位二进制加法器 下载到

  3. 所属分类：专业指导

    • 发布日期：2010-09-18
    • 文件大小：5120
    • 提供者：chitu1

  1. 定点补码一位乘法器的设计

  2. 讨论当相乘的两个数中有一个或二个为负数的情况，在讨论补码乘法运算时，对被乘数或部分积的处理上与原码乘法有某些类似，差别仅表现在被乘数和部分积的符号位要和数值一起参加运算

  3. 所属分类：专业指导

    • 发布日期：2011-01-03
    • 文件大小：263168
    • 提供者：longxingxueyuan

  1. 32位乘法器的实现，补码乘

  2. 实现32位补码乘。设计的很金典，拿来与大家共享

  3. 所属分类：硬件开发

    • 发布日期：2011-05-24
    • 文件大小：2048
    • 提供者：li879087

  1. 32位乘法器，仿真，代码，工程文件

  2. 32乘法器实现，仿真，工程文件都在，还有波形文件，直接可以用的工程。

  3. 所属分类：硬件开发

    • 发布日期：2011-05-24
    • 文件大小：884736
    • 提供者：li879087

  1. 浮点补码一位乘法器课程设计高分论文

  2. 课程设计98分论文，原创，浮点数补码一位乘法器，用verilog语言编写

  3. 所属分类：专业指导

    • 发布日期：2015-01-31
    • 文件大小：2097152
    • 提供者：u011655576

  1. 5位并行乘法器的逻辑电路实现（使用logisim实现）

  2. 使用logisim软件实现的5位补码并行乘法器，可进行五位补码乘法的模拟。

  3. 所属分类：专业指导

    • 发布日期：2017-12-09
    • 文件大小：40960
    • 提供者：xj19971

  1. 定点补码一位除法器的设计

  2. 定点补码一位乘法器的整体设计包含乘数模块，部分积模块，数据选择器模块和求补模块，数据选择器模块和求补模块，乘数模块，部分积模块作为底层设计，前者采用Verilog语言设计输入方式，后三者及顶层的乘法器采用原理图设计输入方式。

  3. 所属分类：C/C++

    • 发布日期：2017-12-30
    • 文件大小：396288
    • 提供者：qq_41549357

  1. verilog编写的乘法器

  2. verilog编写的四位补码乘法器，第一位为符号位……

  3. 所属分类：专业指导

    • 发布日期：2009-03-24
    • 文件大小：871
    • 提供者：songzyn

  1. 计算机组成原理实验课程 实验一 运算器设计（加法器设计）8位可控加减法器设计、32位算术逻辑运算单元ALU设计alu.circ

  2. 8位可控加减法器设计、32位算术逻辑运算单元ALU设计、四位先行进位74182、四位快速加法器 、8位快速加法器、16位快速加法器、5位阵列乘法、6位补码阵列乘法器等电路，已画好。alu自动测试是100分。

  3. 所属分类：Linux

    • 发布日期：2020-05-16
    • 文件大小：727040
    • 提供者：CN_EventHorizon

  1. logisim补码一位乘法器设计.txt

  2. logisim补码一位乘法器设计.txt

  3. 所属分类：其它

    • 发布日期：2020-06-05
    • 文件大小：489472
    • 提供者：m0_47399957

  1. 计算机组成原理课设：原码一位乘、补码一位乘（logisim文件）.circ

  2. 计算机组成原理课程设计内容，跟着老师的讲解，自己一步步做的。 （1）Logisim仿真乘法器，原码一位乘。 （2）Logisim仿真乘法器，补码一位乘。

  3. 所属分类：硬件开发

  1. 补码阵列乘法器

  2. 1、通过multisim仿真平台设计一个能计算含符号位的4位乘法器，即内部为一个3×3阵列乘法器，符号位单独处理，如图7所示。 2、输入为两个4位含符号位的补码数，输出结果亦是含符号位的数补码。 图7带求补级的阵列乘法器方框图 要求： 1、能够正确输入两个4位（含符号位）的补码，并通过计算得到正确的结果。 2、验证结果，输入两个均为补码的数据，验证并得到正确的仿真结果。 3、通过指示灯或者数码管显示为输入和输出的数据。

  3. 所属分类：互联网

    • 发布日期：2020-07-05
    • 文件大小：1048576
    • 提供者：weixin_39444707

  1. 定点补码一位乘法器的设计.rar

  2. （1）用[X]补×[Y]补直接求[X×Y]补 讨论当相乘的两个数中有一个或二个为负数的情况，在讨论补码乘法运算时，对被乘数或部分积的处理上与原码乘法有某些类似，差别仅表现在被乘数和部分积的符号位要和数值一起参加运算。 若[Y]补=Y0Y1Y2…Yn 当Y0为1时，则有Y=－1＋Yi×2-i 故有 X×Y=X×Yi×2-1－X当Y为负值时，用补码乘计算[X×Y]补，是用[X]补乘上[Y]补的数值位，而不理[Y]补符号位上的1，乘完之后，在所得的乘积中再减X，即加－[X]补。实现补码乘法的

  3. 所属分类：其它

    • 发布日期：2020-07-11
    • 文件大小：258048
    • 提供者：u012429555

  1. Approximate-1D-DCT-architecture:这是用于1D 8点DCT计算的流水线体系结构的Verilog实现。 这是一个近似的体系结构，整个计算仅使用12个加法器，而没有乘法器-源码

  2. 近似1D-DCT体系结构 介绍： 这是1-D 8点DCT架构的Verilog实现。 它实现了一个近似设计，整个计算仅使用12个加法器，而没有乘法器。 流水线由8个加法器块组成，它们计算流水线中连续操作数的不同位位置。 由于产生纹波进位而引起的延迟被用于执行其他独立任务，以提高性能。 要求： Xilinx Vivado设计套件（Vivado 2019.1）用于HDL合成和分析。 安装指南在。 在Vivado Simulator上可以看到仿真波形，用户需要将输入文本文件提供给测试台。 定制输入：

  3. 所属分类：其它

    • 发布日期：2021-03-29
    • 文件大小：455680
    • 提供者：weixin_42122878
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