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搜索资源列表

  1. 计算机组成原理课程设计阵列除法器的设计

  2. 阵列除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等本实验设计的是加减交替阵列除法器。

  3. 所属分类：制造

  1. 74系列芯片名称及解释

  2. 74系列芯片名称及解释 型号 内容 ---------------------------------------------------- 74ls00 2输入四与非门 74ls01 2输入四与非门 (oc) 74ls02 2输入四或非门 74ls03 2输入四与非门 (oc) 74ls04 六倒相器 74ls05 六倒相器(oc) 74ls06 六高压输出反相缓冲器/驱动 器(oc,30v) 74ls07 六高压输出缓冲器/驱动器(oc,30v) 74ls08 2输入四与门 74ls09

  3. 所属分类：嵌入式

    • 发布日期：2009-07-27
    • 文件大小：11264
    • 提供者：txwlltt

  1. 定点补码一位乘法器的设计 计算机组成原理课程设计 报告加工程

  2. 定点补码一位乘法器的设计 计算机组成原理课程设计 可硬件下载

  3. 所属分类：专业指导

  1. 74LS系列集成块功能介绍

  2. 74LS系列集成块功能介绍 74ls00 2输入四与非门 74ls01 2输入四与非门 (oc) 74ls02 2输入四或非门 74ls03 2输入四与非门 (oc) 74ls04 六倒相器 74ls05 六倒相器(oc) 74ls06 六高压输出反相缓冲器/驱动器(oc,30v) 74ls07 六高压输出缓冲器/驱动器(oc,30v) 74ls08 2输入四与门 74ls09 2输入四与门(oc) 74ls10 3输入三与非门 74ls11 3输入三与门 74ls12 3输入三与非门 (oc

  3. 所属分类：其它

    • 发布日期：2010-03-29
    • 文件大小：14680064
    • 提供者：xue041480

  1. 阵列除法器的设计——组成原理课程设计

  2. 阵列除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等本实验设计的是加减交替阵列除法器

  3. 所属分类：制造

    • 发布日期：2011-01-03
    • 文件大小：572416
    • 提供者：longxingxueyuan

  1. 4除4加减交替法阵列除法器的设计实验报告

  2. 阵列除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等本实验设计的是加减交替阵列除法器。

  3. 所属分类：专业指导

    • 发布日期：2011-10-18
    • 文件大小：699392
    • 提供者：kellycndn

  1. 快速加法器的设计

  2. 快速加法器的设计，四位先行进位，三种方法设计32位，16位补码加法电路

  3. 所属分类：专业指导

    • 发布日期：2011-11-21
    • 文件大小：2048
    • 提供者：nikkic

  1. 4位补码加法器逻辑图及其标志位含义及标志位的用途

  2. 4位补码加法器逻辑图，实现二进制补码数、无符号数加减法、并设定标志NZCV 标志位含义NZCV的讨论 标志位NZCV的用途的讨论

  3. 所属分类：专业指导

    • 发布日期：2013-07-29
    • 文件大小：229376
    • 提供者：jocks

  1. 源码输入，补码输出的4位加法器verilog

  2. 自己写的源码输入，补码输出的4位加法器verilog，有状态机控制，通过Modelsim 和 Synplify 仿真。保证无误！

  3. 所属分类：嵌入式

    • 发布日期：2008-11-24
    • 文件大小：1024
    • 提供者：dapache

  1. 四位补码加法和减法器（含有设置溢出位和进位）

  2. 用verilog语言编写的补码加减法器，其中三位数值为，一位符号位。

  3. 所属分类：专业指导

    • 发布日期：2009-03-24
    • 文件大小：606
    • 提供者：zhang994125301

  1. 16位补码并行加法器（含减法器）实验

  2. 16位补码并行加法器（含减法器）实验，项目和报告

  3. 所属分类：专业指导

    • 发布日期：2019-05-18
    • 文件大小：1048576
    • 提供者：weixin_42415731

  1. 华中科技大学计算机组成原理实验一 运算器设计（加法器设计）

  2. 华中科技大学计算机组成原理实验一 运算器设计（加法器设计） 8位可控加减法电路设计 CLA182四位先行进位电路设计 4位快速加法器设计 16位快速加法器设计 32位快速加法器设计 5位无符号阵列乘法器设计 6位有符号补码阵列乘法器 乘法流水线设计

  3. 所属分类：互联网

    • 发布日期：2020-05-20
    • 文件大小：724992
    • 提供者：weixin_43330835

  1. 计算机组成原理实验课程 实验一 运算器设计（加法器设计）8位可控加减法器设计、32位算术逻辑运算单元ALU设计alu.circ

  2. 8位可控加减法器设计、32位算术逻辑运算单元ALU设计、四位先行进位74182、四位快速加法器 、8位快速加法器、16位快速加法器、5位阵列乘法、6位补码阵列乘法器等电路，已画好。alu自动测试是100分。

  3. 所属分类：Linux

    • 发布日期：2020-05-16
    • 文件大小：727040
    • 提供者：CN_EventHorizon

  1. 三值光计算机的对称三进制半加器原理设计

  2. 本文提出了在三值光计算机中采用对称三进制半加器的观点，设计了支持这个观点的半加器结构原理图。与传统二进制电子计算机加法器相比，该设计体现了对称三进制表示将加法运算和减法运算合而为一的优点，避免了补码运算。论述了对称三进制加法运算的规律，介绍了所设计半加器的工作原理，为三值光计算机逻辑运算器以及后续研究提供了理论指导意义。

  3. 所属分类：硬件开发

    • 发布日期：2020-05-12
    • 文件大小：233472
    • 提供者：norxiao

  1. 1.8位可控加减法器.jpg

  2. 运算器实验 8位可控加减法器 sub=0时表示加法，否则减法 我们可以用8个一位全加器串行进位实现8位加法 如果要做减法就加上减数的补码，这里的补码可以按位取反（即异或1），再最低位加1（即最低位给一个进位信号）

  3. 所属分类：数据库

    • 发布日期：2020-04-22
    • 文件大小：99328
    • 提供者：weixin_45242355

  1. 华中科技大学计算机组成原理ALU.circ

  2. 华中科技大学计算机组成原理ALU实验测试100分（仅实现快速加法器以及ALU）.....................................................................

  3. 所属分类：专业指导

    • 发布日期：2020-04-14
    • 文件大小：504832
    • 提供者：qq_35068676

  1. 饱和加法器Verilog代码

  2. 功能就是两个有符号数相加，例如16bit（2进制补码表示） + 16bit，输出仍为16bit。如果发生溢出，就将结果置为最大（32767）或最小（-32768）。 Testbench也附在其中。设计采用参数化，便于复用。 希望能对用到此电路的人有所帮助。(2010-9-29修改)

  3. 所属分类：专业指导

    • 发布日期：2019-08-25
    • 文件大小：728
    • 提供者：drjiachen

  1. CarrySelAdder.rar

  2. 实现了基于进位选择结构的48bits二进制补码加法器，该方法和结构可以应用到更大位宽的加法中。资源包括使用通用逻辑和专用DSP实现的工程。使用通用逻辑时，速度可达到400MHz以上；使用DSP时，400MHz速度下仍有1ns以上的时序裕量，所以可以轻松的达到500MHz以上速度。

  3. 所属分类：其它

    • 发布日期：2020-06-14
    • 文件大小：1048576
    • 提供者：yinyeyy

  1. 定点补码一位乘法器的设计.rar

  2. （1）用[X]补×[Y]补直接求[X×Y]补 讨论当相乘的两个数中有一个或二个为负数的情况，在讨论补码乘法运算时，对被乘数或部分积的处理上与原码乘法有某些类似，差别仅表现在被乘数和部分积的符号位要和数值一起参加运算。 若[Y]补=Y0Y1Y2…Yn 当Y0为1时，则有Y=－1＋Yi×2-i 故有 X×Y=X×Yi×2-1－X当Y为负值时，用补码乘计算[X×Y]补，是用[X]补乘上[Y]补的数值位，而不理[Y]补符号位上的1，乘完之后，在所得的乘积中再减X，即加－[X]补。实现补码乘法的

  3. 所属分类：其它

    • 发布日期：2020-07-11
    • 文件大小：258048
    • 提供者：u012429555

  1. Approximate-1D-DCT-architecture:这是用于1D 8点DCT计算的流水线体系结构的Verilog实现。 这是一个近似的体系结构，整个计算仅使用12个加法器，而没有乘法器-源码

  2. 近似1D-DCT体系结构 介绍： 这是1-D 8点DCT架构的Verilog实现。 它实现了一个近似设计，整个计算仅使用12个加法器，而没有乘法器。 流水线由8个加法器块组成，它们计算流水线中连续操作数的不同位位置。 由于产生纹波进位而引起的延迟被用于执行其他独立任务，以提高性能。 要求： Xilinx Vivado设计套件（Vivado 2019.1）用于HDL合成和分析。 安装指南在。 在Vivado Simulator上可以看到仿真波形，用户需要将输入文本文件提供给测试台。 定制输入：

  3. 所属分类：其它

    • 发布日期：2021-03-29
    • 文件大小：455680
    • 提供者：weixin_42122878
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