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  1. 基于FPGA的抢答器设计

  2. 智力竞赛抢答计时器的设计 一、 课题说明在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等多种手段指示出第一抢答者。同时，还可以设置计时、计分、犯规奖惩计录等多种功能。 二、 设计要求 1、设计一个4组参加的智力竞赛抢答计时器。每组设置一个抢答按钮供抢答者使用。 2、电路具有第一抢答信号的鉴别和锁存功能。在主持人将系统复位并发出抢答指令后，当有某一组参赛者首先按下抢答开关时，数码管显示相应组别并伴有声响。此时，电路应具备自锁功能，使别组的抢答开

  3. 所属分类：硬件开发

    • 发布日期：2009-05-11
    • 文件大小：235520
    • 提供者：yinmy123456

  1. 基于FPGA的数字钟设计报告

  2. EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言在EDA平台上设计一个电子数字钟，它的计时周期为24小时，显示满刻度为23时59分59秒，另外还具有校时功能和闹钟功能。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数和设置程序模块、比较器程序模块、三输入数据选择器程序模块、译码显示程序模块和拼接程序模块。并且使用QuartusII软件进行电路波形仿真，下载到EDA实验箱进行验证。该设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VH

  3. 所属分类：硬件开发

    • 发布日期：2009-06-10
    • 文件大小：540672
    • 提供者：shiyun123

  1. 篮球竞赛计时计分系统

  2. 用复杂可编程逻辑器件CPLD为核心器件设计制作一个篮球竞赛计时计分系统，具有计时和记分功能，分别用数码管显示每节的时间（倒计时方式）和双方的得分总数（累加方式）。具体设计要求如下： 1、 具有显示每节12分钟比赛时间的倒计时功能：用四个数码管分别显示分、秒，其计时间隔为1S。并用四个LED分别自动指示比赛节数。 2 、设置启动键和暂停/继续键，控制计时器的直接启动计数，暂停/继续计数功能。 3、设置复位键：按复位键可随时返回初始状态，时间显示电路显示为12.00；记分显示电路显示00.00。

  3. 所属分类：硬件开发

    • 发布日期：2009-06-11
    • 文件大小：549888
    • 提供者：Twilight_r

  1. 基于CPLD&FPGA的出租车计费器

  2. ：介绍一种以单片机AT89S52为核心的多功能出租车计价器的设计，阐述软硬件设计过程中关键技术的处理。 仿真结果表明该计价器具有集计程、计时、计费、存储、查看、统计等多种计量功能，并且具有超速提醒、防止司机作弊、语音、 打印和显示等多种功能。与已有的系统相比，该系统具有超速提醒等更强的功能。

  3. 所属分类：硬件开发

    • 发布日期：2009-06-15
    • 文件大小：401408
    • 提供者：lzwsdu

  1. FPGA实现数字秒表

  2. FPGA实现数字秒表 分为5个模块：计时控制器模块、计时模块、分频器模块、数据选择器、BCD/七段译码器

  3. 所属分类：硬件开发

    • 发布日期：2010-07-24
    • 文件大小：547840
    • 提供者：ailuoli

  1. 基于FGPA出租车计费器的设计

  2. 本文介绍了一种采用FPGA芯片设计出租车计费器的方法。介绍了该计费器的主要组成单元—速度模块、计程模块、计时模块及计费模块的设计方法，同时给出了详细的仿真波形，实现了出租车按行驶里程自主收费，并解决了出租车计费低功耗问题，同时提高了计费系统的可靠性、通用性，还能模拟汽车启动、停止、暂停车速等状态。

  3. 所属分类：教育

    • 发布日期：2011-05-22
    • 文件大小：396288
    • 提供者：zjb198731

  1. 微波炉控制器的FPGA实现

  2. 状态控制电路的VHDL实现如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY controllor IS PORT( RESET:IN STD_LOGIC; --复位信号 KEY: IN STD_LOGIC_VECTOR(3 DOWNTO 0); --输入时间 SET_T:IN STD_LOGIC; --时间设置信

  3. 所属分类：嵌入式

    • 发布日期：2012-12-27
    • 文件大小：897024
    • 提供者：timberkg

  1. verilog运动计时器

  2. 利用verilog编写运动计时器，可以计时到59分59秒

  3. 所属分类：嵌入式

    • 发布日期：2015-11-05
    • 文件大小：315392
    • 提供者：u011436616

  1. FPGA数字计时器verlog语言设计

  2. verlog语言是FPGA设计的一种广泛使用的基础语言，可以方便的实现功能的硬件实现，本文是对一种简单的数字计时器的设计代码

  3. 所属分类：硬件开发

    • 发布日期：2016-01-02
    • 文件大小：5120
    • 提供者：qq_33594388

  1. 课程设计报告含代码 秒表

  2. 这是本人的课程设计报告，内含各个模块的完整代码及仿真截图，功能如下：此秒表有两个按键（reset， start）按下reset键后，秒表清零，按下start键后，开始计时， 再次按下start键后， 停止计时， 用FPGA开发板上的两个七段数码管显示时间（以秒为单位），计时由0 到 59 循环。 高级要求（可选）：实现基本要求的前提下，增加一个按键（select），用于轮流切换两个七段数码管分别显示百分之一秒，秒，分钟。 规格说明： 1.通过按下reset键（异步复位），将秒表清零，准备计时，

  3. 所属分类：其它

    • 发布日期：2017-03-18
    • 文件大小：204800
    • 提供者：laugh_and_love

  1. 基于verilog的fpga数字钟

  2. l、能进行正常的时、分、秒计时功能，分别由6个数码显示24小时、60分钟的计数器显示。 2、能利用实验系统上的按钮实现“校时”、“校分”功能； （1）按下“SA”键时，计时器迅速递增，并按24小时循环； （2）按下“SB”键时，计时器迅速递增，并按59分钟循环，并向“时”进位； （3）按下“SC”键时，秒清零；抖动的，必须对其消抖处理。 3、能利用扬声器做整点报时： （1）当计时到达59’50”时开始报时，频率可为500Hz； 计满23小时后回零；计满59分钟后回零。 （2）到达59’59”时

  3. 所属分类：专业指导

    • 发布日期：2017-06-09
    • 文件大小：3145728
    • 提供者：qq_35364022

  1. 基于VHDL的1/100s计时器的设计

  2. 这是一基于硬件描述语言的数字电路设计，采用EDA自上而下的设计方法，运用quartusII软件平台，用FPGA验证。

  3. 所属分类：硬件开发

    • 发布日期：2009-04-10
    • 文件大小：729088
    • 提供者：caoyanyun

  1. verilog 数字跑表代码

  2. 用verilog HDL编写的一个具有“百分秒、秒、分”计时功能的数字跑表，可以实现一个小时以内精确至百分之一秒的计时，注释比较清晰，容易看懂，还可以增加小时的计时功能

  3. 所属分类：硬件开发

    • 发布日期：2018-01-29
    • 文件大小：2048
    • 提供者：changengchu3961

  1. 基于FPGA的Verilog语言的计时器和倒计时的系统设计

  2. 功能描述： 1.计时器：24小时计时器由2个60进制加计数器和I个24进制加计数器构成，输入CLK为1Hz(秒)的时钟，经过60进制加计数后产生1分钟的进位时钟信号，再经过60进制加计数后产生I小时的进位时钟信号送给24进制加计数器进行加计数，当加计数到达23: 59; 59后，再来一个秒脉冲，产生时的进位输出。将两个60进制加计数器和-一个24进制加计数器的输出送数码管显示，得到计时器的显示结果。其中，秒脉冲由EDA实调仪上的20MHz晶振分频得到。 2.倒计时：24小时倒计时器由2个60进

  3. 所属分类：其它

    • 发布日期：2019-07-26
    • 文件大小：1048576
    • 提供者：carzy_apple

  1. clockVHDL语音的时钟计时器

  2. 基于FPGA设计的VHDL语音的时钟计时器。用1602液晶显示。

  3. 所属分类：专业指导

    • 发布日期：2011-12-21
    • 文件大小：530432
    • 提供者：shenlingmail

  1. 基于FPGA的1_100s计时器

  2. 基于FPGA的1_100s计时器，本计时器包括5个模块：键输入模块、时钟分频模块、开关及控制模块、时钟定时模块、 显示模块，以完成1/100s计时器所界定的功能。

  3. 所属分类：C/C++

    • 发布日期：2013-06-11
    • 文件大小：2097152
    • 提供者：u011032299

  1. 嵌入式系统/ARM技术中的基于FPGA的多功能数字钟设计

  2. 现场可编程门阵列（Field Programmable Gate Arrays,FPGA）是一种可编程使用的信号处理器件。通过改变配置信息，用户可对其功能进行定义，以满足设计需求。通过开发，FPGA能够实现任何数字器件的功能。与传统数字电路相比，FPGA具有可编程、高集成度、高可靠性和高速等优点。 　　1 数字钟总体设计 　　本文以FPGA平台为基础，在QuartusⅡ开发环境下设计开发多功能数字钟。数字钟实现的功能如下： 　　1）计时功能：进行正常的时、分、秒计时，并由6只8段数码管分别

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：168960
    • 提供者：weixin_38526751

  1. EDA计时器1.docx

  2. 设计FPGA逻辑，使用DE0实验板上的七段数码管 HEX3~HEX0，实现一个计数范围为0分0秒~59分 59秒的计数器，其中，HEX3~HEX2显示计数器的 分钟数值，HEX1~HEX0显示计数器的秒数值。计 数器通过BUTTON2 对计数值进行清零。

  3. 所属分类：电信

    • 发布日期：2020-11-30
    • 文件大小：2097152
    • 提供者：PC0331

  1. FPGA可编程数字延迟定时器：1.实施了可综合的RTL设计，并检查了Altera MAX 10 FPGA板上的功能。 2.开发了SystemVerilog（OOPS）Testbench架构，以约束随机化验证设计-源码

  2. 可编程数字延迟计时器 实施了可综合的RTL设计，并检查了Altera MAX 10 FPGA板上的功能。 2.开发了SystemVerilog（OOPS）Testbench架构，以约束随机化验证设计

  3. 所属分类：其它

    • 发布日期：2021-02-22
    • 文件大小：46080
    • 提供者：weixin_42150745

  1. 高精度事件计时器的设计与实现

  2. 高频率、大范围和高精度是现代卫星/月球激光测距(SLR/LLR)的发展趋势,需要高精度事件计时器作为其时间测量单元。分析研究了事件计时器测量时间的原理,并基于时间数字转换 (TDC)和现场可编程门阵列 (FPGA )技术,用TDC芯片测量微小时间间隔,同时结合FPGA芯片设计和实现整个高精度事件计时器。进行了信号周期测量实验,结果表明,该测量仪准确度高,标准偏差值优于50 ps,系统误差小于11 ps,量程为24 h,温度漂移小于100 fs/℃,短期稳定性好于±3ps/h。

  3. 所属分类：其它

    • 发布日期：2021-02-10
    • 文件大小：1048576
    • 提供者：weixin_38584642
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