注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. EDA七段数码显示译码器设计

  2. 七段数码显示译码器设计，VHD语言设计L

  3. 所属分类：其它

    • 发布日期：2009-05-23
    • 文件大小：319488
    • 提供者：hnicholastse

  1. 7段数码管译码器设计与实现

  2. 7段数码管译码器设计与实现，过程很详细，包括原理和程序，电路图

  3. 所属分类：专业指导

    • 发布日期：2010-02-07
    • 文件大小：56320
    • 提供者：feiyinzilgd

  1. VHDL实验段数码管译码器设计与实现

  2. 一．实验目的 1.　掌握7段数码管译码器的设计与实现 2.　掌握模块化的设计方法 二．实验内容 设计一个7段数码管译码器，带数码管的4位可逆计数器 [具体要求] 1. 7段数码管译码器 使用拨码开关SW3, SW2, SW1, SW0作为输入，SW3为高位，SW0为低位。 将输出的结果在HEX1，HEX0显示。当输入为‘0000’~‘1111’显示为00~15， 2. 带数码管的4位可逆计数器 将实验三的结果在数码管上显示。结合上次实验，将4位可逆计数器，数码管显示，分别作为两个子模块，实现在

  3. 所属分类：专业指导

    • 发布日期：2010-03-31
    • 文件大小：1024
    • 提供者：woshishuiaabbb

  1. 2-4译码器设计报告

  2. 2-4译码器设计报告 利用QuartusII软件功能进行仿真分析，含实验目的，内容，步骤，等！

  3. 所属分类：嵌入式

    • 发布日期：2010-09-05
    • 文件大小：345088
    • 提供者：huhehaote315

  1. 赫夫曼编译码器设计

  2. 赫夫曼编译码器设计赫夫曼编译码器设计

  3. 所属分类：其它

    • 发布日期：2008-03-09
    • 文件大小：6144
    • 提供者：heliachou

  1. Verilog编写的入门级3-8译码器设计与实现.

  2. Verilog编写的入门级3-8译码器设计与实现。适合有需要理解译码器的哥们

  3. 所属分类：硬件开发

    • 发布日期：2011-03-28
    • 文件大小：174080
    • 提供者：pengli1575

  1. 数据结构课程设计----哈夫曼编译码器设计

  2. 数据结构课程设计----哈夫曼编译码器设计 数据结构课程设计----哈夫曼编译码器设计 数据结构课程设计----哈夫曼编译码器设计

  3. 所属分类：C

    • 发布日期：2011-06-06
    • 文件大小：99328
    • 提供者：wyf200913866

  1. 数据结构课程设计----哈夫曼编译码器设计

  2. 数据结构课程设计----哈夫曼编译码器设计 数据结构课程设计----哈夫曼编译码器设计

  3. 所属分类：C/C++

    • 发布日期：2011-06-07
    • 文件大小：223232
    • 提供者：wyf200913866

  1. RS(204,188)译码器的设计 verilog

  2. RS(204,188) 译码器 设计 verilog 仿真功能实现

  3. 所属分类：硬件开发

    • 发布日期：2012-03-18
    • 文件大小：14336
    • 提供者：mengwei113

  1. NAND+Flash控制器的BCH编译码器设计

  2. NAND+Flash控制器的BCH编译码器设计，

  3. 所属分类：硬件开发

    • 发布日期：2012-05-30
    • 文件大小：146432
    • 提供者：aking5258

  1. 基于simulink的PCM编译码器设计及应用.doc

  2. 基于simulink的PCM编译码器设计及应用

  3. 所属分类：专业指导

    • 发布日期：2012-06-01
    • 文件大小：317440
    • 提供者：paopao09082104

  1. vhdl中7段数码显示译码器设计

  2. vhdl中7段数码显示译码器设计实用程序，简洁明了

  3. 所属分类：其它

    • 发布日期：2012-09-24
    • 文件大小：105472
    • 提供者：zhy2214

  1. 5G-LDPC码编译码器设计与FPGA实现技术研究.pdf

  2. 5G-LDPC码编译码器设计与FPGA实现技术研究，根据5G LDPC 码校验矩阵的结构特性，结合常用编码算法中的单对角校验矩阵编码方法和双对角校验矩阵编码方法，设计了一种针对5G LDPC 码的双对角加单对角校验矩阵编码方法；

  3. 所属分类：电信

    • 发布日期：2020-06-04
    • 文件大小：2097152
    • 提供者：wuze2009032075

  1. 基于FPGA的Viterbi译码器设计及实现

  2. Viterbi算法是一种最大似然译码算法。在码的约束度较小时，它比其它概率译码算法效率更高、速度更快，译码器的硬件结构比较简单。随着可编程逻辑技术的不断发展，其高密度、低功耗、使用灵活、设计快速、成本低廉、现场可编程和反复可编程等特性，使FPGA逐步成为Viterbi译码器设计的最佳方法。项目目的是用FPGA实现一个Viterbi译码器。

  3. 所属分类：其它

    • 发布日期：2020-08-26
    • 文件大小：281600
    • 提供者：weixin_38715831

  1. 多码率QC-LDPC译码器设计与实现

  2. 低密度奇偶校验码（LDPC）是目前最有效的差错控制手段之一，而其中准循环LDPC 码（QC-LDPC）应用最为广泛。提出了一种通用的多码率QC-LDPC 译码器设计方法，并在FPGA 上完成了实现和测试。测试结果表明，该多码率译码器在资源占用不超过2 种码率译码器资源之和的前提下能够有效支持至少3 种码率；且工作时钟在110 MHZ 时，固定迭代次数为16 次，该译码器的吞吐率能保持在110 Mb/s 以上。

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：222208
    • 提供者：weixin_38637580

  1. EDA/PLD中的基于FPGA的Viterbi译码器设计及实现

  2. 卷积码是广泛应用于卫星通信、无线通信等各种通信系统的信道编码方式。Viterbi算法是一种最大似然译码算法。在码的约束度较小时，它比其它概率译码算法效率更高、速度更快，译码器的硬件结构比较简单。随着可编程逻辑技术的不断发展，其高密度、低功耗、使用灵活、设计快速、成本低廉、现场可编程和反复可编程等特性，使FPGA逐步成为Viterbi译码器设计的最佳方法。项目目的是用FPGA实现一个Viterbi译码器。 　　一、译码器功能分析 　　译码器是一种具有“翻译”功能的逻辑电路，这种电路能将输入二进

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：211968
    • 提供者：weixin_38707061

  1. 基于FPGA的高速RS译码器设计

  2. 提出了一种基于RiBM算法的RS（255，223）高速译码器设计方案，并采用FPGA和Verilog HDL实现了该译码器。译码器采用三级流水线结构实现，其中关键方程求解模块采用RiBM算法，具有译码速度快、占用硬件资源少等优点。仿真结果验证了该译码器设计方案的有效性和可行性。

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：409600
    • 提供者：weixin_38730389

  1. EDA/PLD中的多码率QC-LDPC译码器设计与实现

  2. 摘 要：低密度奇偶校验码（LDPC）是目前最有效的差错控制手段之一，而其中准循环LDPC 码（QC-LDPC）应用最为广泛。提出了一种通用的多码率QC-LDPC 译码器设计方法，并在FPGA 上完成了实现和测试。测试结果表明，该多码率译码器在资源占用不超过2 种码率译码器资源之和的前提下能够有效支持至少3 种码率；且工作时钟在110 MHZ 时，固定迭代次数为16 次，该译码器的吞吐率能保持在110 Mb/s 以上。 　　0 引言 　　LDPC 码最早于1962 年由Gallager提出，可

  3. 所属分类：其它

    • 发布日期：2020-11-03
    • 文件大小：218112
    • 提供者：weixin_38599537

  1. 多码率QC-LDPC译码器设计与实现

  2. 摘 要：低密度奇偶校验码（LDPC）是目前有效的差错控制手段之一，而其中准循环LDPC 码（QC-LDPC）应用为广泛。提出了一种通用的多码率QC-LDPC 译码器设计方法，并在FPGA 上完成了实现和测试。测试结果表明，该多码率译码器在资源占用不超过2 种码率译码器资源之和的前提下能够有效支持至少3 种码率；且工作时钟在110 MHZ 时，固定迭代次数为16 次，该译码器的吞吐率能保持在110 Mb/s 以上。 　　0 引言 　　LDPC 码早于1962 年由Gallager提出，可以看成

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：278528
    • 提供者：weixin_38722721

  1. 基于FPGA的Viterbi译码器设计及实现

  2. 卷积码是广泛应用于卫星通信、无线通信等各种通信系统的信道编码方式。Viterbi算法是一种似然译码算法。在码的约束度较小时，它比其它概率译码算法效率更高、速度更快，译码器的硬件结构比较简单。随着可编程逻辑技术的不断发展，其高密度、低功耗、使用灵活、设计快速、成本低廉、现场可编程和反复可编程等特性，使FPGA逐步成为Viterbi译码器设计的方法。项目目的是用FPGA实现一个Viterbi译码器。 　　一、译码器功能分析 　　译码器是一种具有“翻译”功能的逻辑电路，这种电路能将输入二进制代码的

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：260096
    • 提供者：weixin_38688855
« 12 3 4 5 6 7 8 9 10 ... 50 »