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搜索资源列表

  1. 课程设计：六十进制计数器的设计

  2. 课程设计：六十进制计数器的设计课程设计：六十进制计数器的设计课程设计：六十进制计数器的设计课程设计：六十进制计数器的设计

  3. 所属分类：专业指导

    • 发布日期：2009-05-20
    • 文件大小：88064
    • 提供者：liufei270503341

  1. 数字电路数字钟课程设计

  2. 用中、小规模集成电路设计一台能显示时、分、秒的数字电子钟，要求如下： 1. 产生1Hz标准秒信号。 2. 秒、分为00～59六十进制计数器。 3. 时为00～11十二进制计数器。 4. 可手动校时：能分别进行秒、分、时校时。只要将开关置于手动位置，可分别对秒、分、时进行手动脉冲输入调整或连续脉冲输入的校正。 5.报时电路。报时电路要求在到达自己的学号时实行报时。

  3. 所属分类：嵌入式

    • 发布日期：2009-07-14
    • 文件大小：2097152
    • 提供者：Jerrfy

  1. 课程设计：六十进制计数器的设计

  2. 课程设计：六十进制计数器的设计 实验目的 1．进一步掌握VHDL语言中元件例化语句的使用 2．通过本实验，巩固利用VHDL语言进行EDA设计的流程

  3. 所属分类：专业指导

    • 发布日期：2009-12-20
    • 文件大小：88064
    • 提供者：lhl8787

  1. CASL汇编仿真程序

  2. 《CASL汇编仿真系统》说明 本软件是为在x86系列微机和32位Windows操作系统环境中仿真Comet计算机（一种虚拟计算机）上的汇编语言CASL而编写的。 CASL汇编语言简洁实用，属于RISC指令系统——精简指令系统计算机（x86系列微机属于CISC——复杂指令系统计算机），是当今许多大学教授《汇编语言程序设计》的首选语言之一。但《汇编语言程序设计》课程的实践性很强，因此本软件是《CASL汇编语言程序设计》教学必不可少的软件。 软件采用Visual Basic 6.0开发，实现了《CA

  3. 所属分类：软考等考

    • 发布日期：2011-05-30
    • 文件大小：43008
    • 提供者：fjg666

  1. VHDL语言课程设计-秒表设计

  2. VHDL语言课程设计-秒表设计 一、实验目的： 秒表的逻辑结构比较简单，它主要由、显示译码器、分频器、十进制计数器、报警器和六进制计数器组成。在整个秒表中最关键是如何获得一个精确的100Hz计时脉冲，除此之外，整个秒表还需要一个启动信号和一个归零信号，以便能够随时启动及停止。 秒表有六个输出显示，分别为百分之一秒，十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之对应，6个个计数器全为BCD码输出，这样便于同时显示译码器的连接。当计时达60分钟后，蜂鸣器鸣响10声。 二、结构组成：

  3. 所属分类：其它

    • 发布日期：2011-09-27
    • 文件大小：221184
    • 提供者：xiameikaoshi

  1. 第五部分课程设计：六十进制计数器的设计

  2. 第五部分课程设计：六十进制计数器的设计

  3. 所属分类：外包

    • 发布日期：2012-12-16
    • 文件大小：3145728
    • 提供者：lhl8787

  1. 电子钟课程设计

  2. 用中、小规模集成电路设计一台能显示时、分、秒的数字电子钟．要求如下： （1）由晶振电路产生1Hz标准秒信号。 （2）秒、分为00-59六十进制计数器 （3）时为00-23二十四进制计数器。 （4）校正功能：能分别进行分、时的校正。只要将开关置于手动位置，可分别对分、时计数器进行快速校正。

  3. 所属分类：其它

    • 发布日期：2014-07-03
    • 文件大小：357376
    • 提供者：u011614052

  1. 电子课程设计 十进制数字显示“时”、“分”、“秒”的数字式石英钟

  2. 前言：电子技术课程设计的背景 1 电子技术课程设计教学目的与要求 1 电子技术课程设计的任务和要求 2 第一章：系统概述 3 第二章：单元电路设计与分析 4 第三章：电路的安装与调试 10 第四章：结束语 10 电子技术课程设计的任务和基本要求： 设计一台能以十进制数字显示“时”、“分”、“秒”的数字式石英钟，以LED数码管作为显示器件。 内容和要求： 1、 走时精度应高于机械时钟，具有校时功能（能对时、分、秒进行校正）。 2、 具有模仿中央人民广播电台的整点报时功能，响1S,停1S,前四声为

  3. 所属分类：专业指导

    • 发布日期：2008-12-11
    • 文件大小：480256
    • 提供者：qq_29563469

  1. 数字电子技术课程设计报告.docx

  2. 使用quartus设计基于VHDL语言的简易数字钟，要求数字钟能实现以下功能。 1．秒、分为00～59六十进制计数器。 2．时为00～23二十四进制计数器。 3. 具有设置闹钟功能，在设定时间到达时鸣叫30秒。 4．具有整点报时功能：整点报时电路要求在每个整点时鸣叫10秒。 5．利用设计软件对其进行设计输入，设计仿真，使其具备所要求的功能。 里面报告仿真波形,源代码.

  3. 所属分类：制造

    • 发布日期：2020-06-20
    • 文件大小：1048576
    • 提供者：dotoday