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搜索资源列表

  1. SynplifyPro 针对复杂可编程逻辑设计的功能强大的 FPGA 综合工具

  2. SynplifyPro 针对复杂可编程逻辑设计的功能强大的 FPGA 综合工具 Synplify Pro 是 Synplicity 公司的FPGA 综合软件

  3. 所属分类：硬件开发

    • 发布日期：2009-06-04
    • 文件大小：292864
    • 提供者：guoqqii2008

  1. FPGA设计指南：器件、工具和流程 中文版

  2. 本书用简洁的语言向读者展示了什么是FPGA、FPGA如何工作、如何对FPGA编程以及FPGA设计中遇到的各种概念、器件和工具，如传统的基于HDL/RTL的仿真和逻辑综合、最新的纯C/C++设计捕获和综合技术以及基于DSP的设计流程。另外，本书还涉及大量丰富的、工程师所需的技术细节。 　　本书适用于使用FPGA进行设计的工程师、进行嵌入式应用任务开发的软件工程师以及高等院校电气工程专业的师生。

  3. 所属分类：硬件开发

    • 发布日期：2010-12-24
    • 文件大小：20971520
    • 提供者：oiloilpig

  1. ASIC逻辑综合及Synopsys DC

  2. 本文首先介绍了逻辑综合的基本概念，之后叙述了利用synopsys的Design Compiler工具如何实现电路的逻辑综合以及逻辑综合的流程

  3. 所属分类：硬件开发

    • 发布日期：2013-03-07
    • 文件大小：753664
    • 提供者：ysfkppysf

  1. 如何保证RTL 设计与综合后网表的一致性

  2. ：在超大规模数字集成电路的设计中，我们使用逻辑综合工具来完成从RTL设计到门级网表的转化。我们希望它综合出的门级网表与我们的RTL设计在逻辑和时序上完全一致。但是某些书写风格和设计思路却会造成两者不一致的情况，降低我们的工作效率。本文列举了三种RTL设计与综合后网表不一致的情况，并给出了解决方法．我们以Design Compiler为例，来说明设计RTL时应该注意的问题。在仿真和调试时，我们使用了NC-Verilog和Debussy。

  3. 所属分类：嵌入式

    • 发布日期：2008-11-11
    • 文件大小：66560
    • 提供者：rainet

  1. 综合与Design Compiler

  2. 介绍了集成电路设计中 逻辑综合过程的细节， 还说明了linux环境下使用synopys公司的综合工具DC的方法。

  3. 所属分类：讲义

    • 发布日期：2017-01-06
    • 文件大小：3145728
    • 提供者：haurunis

  1. 逻辑综合工具designCompiler使用教程

  2. 逻辑综合工具designCompiler使用教程

  3. 所属分类：数据库

    • 发布日期：2017-05-22
    • 文件大小：879616
    • 提供者：yebaisu

  1. 密码学综合工具 Ver 3.0 正式版

  2. 密码学综合工具 Ver 3.0 正式版 1.加入了几种算法 2.优化了代码 3.对界面进行了调整 更新日期：2008.11.28 密码学综合工具 Ver 2.0 正式版 更新说明: 1.代码由VB转为Delphi，全部重写; 2.去除上个版本的诸多BUG; 3.增加了一些常用的密码学算法; 4.加入文件MD5、CRC效验 5.可以自由选择风格; 6.可以选择是否“总在最前”; 7.应网友强烈要求，加入了简单适用的逻辑计算器、字符串转换器、进制转换器; 8.自己发现吧~ 嘿~ 由于时间有限，本程

  3. 所属分类：其它

    • 发布日期：2009-02-27
    • 文件大小：1048576
    • 提供者：xiaoang1983neu

  1. 可综合设计和VERILOG简介.pdf

  2. 第一次听到“可综合”这个词语的时候，非常困惑，因为我把它自动切换到“可编译”来理解，这样就衍生出一个“不可编译”，这不是一个低级错误吗，还需要讨论吗？ 右图展示了数字前端的开发流程，可综合的信息密码有： 意义：综合工具能够编译、优化、生成电路的RTL代码 输入：已通过逻辑验证的RTL代码 标准：可综合风格的语法是Verilog 2005标准的子集，目 前尚未形成标准 差异：几大主流厂商的综合工具存在差异，目前主流综合 工具是Synopsys的Design Com

  3. 所属分类：硬件开发

    • 发布日期：2020-01-04
    • 文件大小：289792
    • 提供者：riverside32

  1. EDA技术的综合论述

  2. 1 引言 二十世纪后半期，随着集成电路和计算机的不断发展，电子技术面临着严峻的挑战。由于电子技术发展周期不断缩短，专用集成电路ASIC的设计面临着难度不断提高与设计周期不断缩短的矛盾，为了解决这个问题，要求我们必须采用新的设计方法和使用高层次的设计工具，在此情况下，EDA(Electronic Design Automation)即电子设计自动化技术应运而生。 随着电子技术的发展及缩短电子系统设计周期的要求，EDA技术得到了迅猛发展。 EDA技术是以大规模可编程逻辑器件为设计载体，以硬件描

  3. 所属分类：其它

    • 发布日期：2020-07-14
    • 文件大小：144384
    • 提供者：weixin_38503448

  1. 数字逻辑综合工具实践-DC.rar

  2. 1小时玩转数字电路.rar AHB-SRAMC和FIFO的设计与验证.rar clock skew.rar IC攻城狮求职宝典.rar linux basic.rar Linux EDA虚拟机 - 个人学习IC设计.rar Perl语言在芯片设计中的应用.rar SoC芯片设计技能专题.rar SystemVerilog Assertion断言理论与实践.rar SystemVerilog_Assertions_应用指南-源代码.rar uvm-1.2.rar VCS_labs.rar Verd

  3. 所属分类：电信

    • 发布日期：2020-11-12
    • 文件大小：635437056
    • 提供者：weixin_44035342

  1. EDA/PLD中的EDA工具介绍之Magma工具简介

  2. 〓 Blast Create 　　设计师可以通过Blast Create对RTL级代码进行综合、观察、*估，改善其代码质量、设计约束和设计可测性；并且通过SVP技术建立精确地设计原型进行布局规划。 Blast Create 包括逻辑综合、物理综合、DFT分析和扫描链插入、功率优化和静态时序分析并具有统一的用户环境。通过Blast Create可很好的完成前端设计和后端设计的连接，缩短了设计周期。 　　主要特点： 　　1、全特性的、高容量的RTL综合引擎，并提供一种可预测设计收敛的途径；

  3. 所属分类：其它

    • 发布日期：2020-11-11
    • 文件大小：79872
    • 提供者：weixin_38589774

  1. EDA/PLD中的借助物理综合提高FPGA设计效能

  2. 随着FPGA密度的增加，系统设计人员能够开发规模更大、更复杂的设计，从而将密度优势发挥到最大。这些大规模设计基于这样的设计需求——需要在无线通道卡或者线路卡等现有应用中加入新功能，或者通过把两种芯片功能合并到一个器件中，减小电路板面积，或者针对新应用开发新设计。 　　这些不同的设计含有应用程序已有代码，或者是对延时要求较高的DSP。对于这类设计，综合工具可能无法优化设计，使其达到最优，导致关键通路出现较长的延时。关键通路延时较长的原因在于逻辑综合工具依靠估算的延时来综合设计。 　　这些延时较

  3. 所属分类：其它

    • 发布日期：2020-11-08
    • 文件大小：174080
    • 提供者：weixin_38636763

  1. 嵌入式系统/ARM技术中的集成化逻辑分析工具简介

  2. 传统FPGA逻辑器件的调试方法都采用示波器和逻辑分析仪，通过探头连接到FPGA引脚引出的测试点来捕捉信号进行逻辑分析。这些示波器、逻辑分析仪的探头连线加上FPGA的下载电缆，不仅连线复杂，而且只能对FPGA的输入／输出引脚进行测试。对于FPGA的内部节点信号只能通过修改设计，在设计中将该信号引出到输～输出（I/O）上来进行测试。设计时要求FPGA和PCB设计人员保留一定数量FPGA引脚作为测试引脚，编写FPGA代码时需要将观察的节点信号作为模块的输出信号，在综合实现时再把这些输出信号锁定到测试引

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：124928
    • 提供者：weixin_38632488

  1. EDA/PLD中的并行逻辑与串行逻辑

  2. 逻辑设计中经常会遇到并行和串行逻辑的概念，并行逻辑通常需要大量的逻辑块输入，如图1所示。采用并行逻辑后，可以减少逻辑的级数，从而改善设计的性能，提高器件工作速度。并行逻辑的速度提高是以器件的资源利用率下降为代价的。 　　图1 并行逻辑结构 　　串行逻辑需要多级组合逻辑，如图2所示。显然串行逻辑执行速度要比并行逻辑慢，因为它使用了较多的逻辑级数，但好处是器件内部的资源利用率高。 　　图2 串行逻辑结构 　　并行逻辑和串行逻辑的典型HDL结构为“case”和“if……else”语句。

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：69632
    • 提供者：weixin_38611388

  1. EDA/PLD中的评估逻辑设计的工作速度

  2. 当采用查找表结构FPGA进行设计时，设计者关心的另一个问题是所设计电路的工作速度和性能估计。尽管综合工具可以对设计进行优化处理，并尽可能地提高设计的性能，但综合工具的优化算法与设计者的参数设置有关。笔者以为速度是设计出来的，而后面的工具只能够起到辅助的作用。以下是一些可有效改善逻辑设计性能的策峄。 　　如下图所示。 　　图 Fmax的计算 　　例如，假定器件的时钟频率要求达到50 MHz，那么周期应为20 ns。假设： 　　tCO十fSU＝InS 　　允许的各级组合逻辑延时和线延时

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：49152
    • 提供者：weixin_38606404

  1. 基础电子中的EDA技术综合应用的分析方法

  2. 传统的电路设计方法都是自底向上进行设计的，也就是首先确定可用的元器件，然后根据这些器件进行逻辑设计，完成各模块后进行连接，最 后形成系统。雨基于EDA技术的设计方法则是自顶向下进行设计的，也就是首先采用可完全独立于目标器件芯片物理结构的硬件描述语言，在系 统的基本功能或行为级上对设计的产品进行描述和定义，结合多层次的仿真技术，在确保设计的可行性与正确性的前提下，完成功能确认。然 后利用EDA工具的逻辑综合功能，把功能描述转换成某一具体目标芯片的网表文件，输出给该器件厂商的布局布线适配器，进行逻辑

  3. 所属分类：其它

    • 发布日期：2020-11-16
    • 文件大小：87040
    • 提供者：weixin_38616139

  1. Synplicity将基于图形的物理综合软件集成到FPGA中

  2. Synplicity的Synplify系列FPGA综合工具中新增了Synplify Premier软件。  　　Synplify Premier软件采用基于图形的物理层综合技术，采用自动化单通路设计流程，可改进定时性能和定时相关，并降低设计流程和迭代次数。  　　这种基于图形的物理综合工具与单独的逻辑综合工具相比，性能提升了20%，可满足严苛的定时需求。  　　Synplify Premier软件有现货提供，售价34,000美元。   

  3. 所属分类：其它

    • 发布日期：2020-11-29
    • 文件大小：26624
    • 提供者：weixin_38722874

  1. EDA/PLD中的在PLD开发中提高VHDL的综合质量

  2. 摘要：介绍可编程逻辑器件的开发流程，叙述EDA工具Quartus II和LeonardoSpectrum在Altera公司CPLD器件开发中的应用，给出提高VHDL综合质量的几点经验。 关键词：电子设计自动化 可编程逻辑器件 硬件描述语言 逻辑综合引 言　　随着计算机与微电子技术的发展，电子设计自动化EDA（Electronic Design Automation）和可编程逻辑器件PLD（Programmable Logic Device）的发展都非常迅速，熟练地利用EDA软件进行PLD器

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：120832
    • 提供者：weixin_38666300

  1. EDA/PLD中的使用 PlanAhead Design 工具提高设计性能

  2. PlanAhead 软件提供了一种解决方案 　　越来越多的客户在赛灵思:registered: PlanAhead:trade_mark: 设计分析工具提供的层次化设计方法学中找到解决方案。PlanAhead 软件为 FPGA 设计流程增加了可视性和控制。通过解决物理方面（介于逻辑综合和实现工艺之间）的问题，您可在您的设计结果中实现性能的提高。 　　虽然先进的 FPGA 综合产品为几百万门设计提供极高的自动优化水平，许多设计者仍需要具有更多启发性的技术，以达到最佳性能目标。通过提供早期分

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：107520
    • 提供者：weixin_38640150

  1. 借助物理综合提高FPGA设计效能

  2. 随着FPGA密度的增加，系统设计人员能够开发规模更大、更复杂的设计，从而将密度优势发挥到。这些大规模设计基于这样的设计需求——需要在无线通道卡或者线路卡等现有应用中加入新功能，或者通过把两种芯片功能合并到一个器件中，减小电路板面积，或者针对新应用开发新设计。 　　这些不同的设计含有应用程序已有代码，或者是对延时要求较高的DSP。对于这类设计，综合工具可能无法优化设计，使其达到，导致关键通路出现较长的延时。关键通路延时较长的原因在于逻辑综合工具依靠估算的延时来综合设计。 　　这些延时较长的关键

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：228352
    • 提供者：weixin_38711333
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