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  1. 针对FPGA优化的高分辨率时间数字转换阵列电路

  2. 介绍一种针对FPGA优化的时间数字转换阵列电路。利用FPGA片上锁相环对全局时钟进行倍频与移相,通过时钟状态译码的方法解决了FPGA中延迟的不确定性问题,完成时间数字转换的功能。在Altera公司的FPGA上验证表明,本时间数字转换阵列可达1.73 ns的时间分辨率。转换阵列具有占用资源少,可重用性高,可以作为IP核方便地移植到其他设计中。
  3. 所属分类:其它

    • 发布日期:2020-10-23
    • 文件大小:238592
    • 提供者:weixin_38667849