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搜索资源列表

  1. 高频段取样锁相环技术

  2. 本文详细介绍了有关锁相环倍频的设计，高频段

  3. 所属分类：专业指导

    • 发布日期：2009-08-01
    • 文件大小：1048576
    • 提供者：gujiangchuan13

  1. 一种改进的全数字化锁相环在光栅位置检测中的

  2. 介绍了将一种改进的全数字化锁相环应用于光栅 位置检测中的方法。该方法先将光栅传感器的输出信号进行相应调制预处理, 再送入全数字锁相环中进行倍频细分, 这样既 避免了传统锁相环细分方法的缺点, 又有细分数高, 调节方便, 捕捉范围宽的优点。

  3. 所属分类：专业指导

    • 发布日期：2009-08-17
    • 文件大小：257024
    • 提供者：xiaoxiaoha

  1. 100倍频PLL锁相环

  2. 100倍频 PLL 锁相环 根据不同的频率选择不同的电阻和电容。以匹配震荡周期。 如果脉冲电流不够。可以加上拉电阻。上拉电阻可以选用10K

  3. 所属分类：专业指导

    • 发布日期：2009-10-26
    • 文件大小：687104
    • 提供者：Cool1943

  1. 基于锁相环CD4046倍频器的设计与实现

  2. 用锁相环实现的频率合成器既有频率稳定度高又有改换频率方便的优点。实现输出频率N倍于输入频率(fo=N•fi)，且在一定频率范围内其输出信号的稳定度完全跟踪输入信号。因而在现代通信和嵌入式系统中获得广泛应用。 电源+5V；集成电路芯片4046、74LS191（各一片）；输入信号由信号发生器提供；输入信号频率范围10HZ~1kHZ；

  3. 所属分类：嵌入式

    • 发布日期：2010-03-29
    • 文件大小：727040
    • 提供者：wlp822

  1. 专业课程设计基于锁相环技术的倍频器

  2. 大三下学期专业课设，基于锁相环技术的倍频器，频率大于100hz时功能实现很好，小于100hz时实现不太理想，希望给大家有所借鉴

  3. 所属分类：专业指导

    • 发布日期：2010-07-12
    • 文件大小：136192
    • 提供者：xiaoyanli1227

  1. 一种实用的利用锁相环实现的倍频电路

  2. 一种实用的利用锁相环实现的倍频电路 一种实用的利用锁相环实现的倍频电路

  3. 所属分类：硬件开发

    • 发布日期：2011-04-06
    • 文件大小：334848
    • 提供者：Augusdi

  1. 全数字锁相环

  2. 研究了一种基于周期控制的逆变器全数字锁相环的建模和参数设计。传统过零鉴相锁相环虽然实现简单，但同步信号在含有谐波、毛刺情况下会存在多个过零点，以致锁相失败。为了解决这一问题，该文提出了基于离散傅里叶变换鉴相的全数字锁相环。 离散傅里叶变换可以从任意信号中抽取基准频率倍频次信号的相位、频率和幅值，可以解决谐波对外同步信号的影响， 从而实现周期控制锁相环对谐波的识别。该文给出了其数字域模型和参数设计方法，仿真和实 验证实了该方法的可行性

  3. 所属分类：其它

    • 发布日期：2011-09-08
    • 文件大小：261120
    • 提供者：azhgul

  1. 锁相环CD4046实现信号90度移相电路原理图

  2. 利用锁相环进行四倍频，然后取倍频信号与原型号相异或，即可得到与原信号相差90度相位的信号。本图提供了具体芯片和，电容电阻值。本图绝对原创，经本人及同行的实践使用证明，原电路正确无误，适合为锁相放大器提供两路正交信号。

  3. 所属分类：电信

    • 发布日期：2013-12-08
    • 文件大小：18432
    • 提供者：nick_cug

  1. 锁相环原理

  2. 锁相环原理与应用，倍频设计结合计数器的设计。

  3. 所属分类：其它

    • 发布日期：2014-03-10
    • 文件大小：185344
    • 提供者：u014029463

  1. 数字锁相环及其FPGA的实现

  2. 锁相环 (PLL) 的理论与研究日趋完善，应用范围遍及整个电子技术领域，如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。 随着集成电路技术的发展，集成锁相环和数字锁相环技术日趋成熟，不仅能够制成频率较高的单片集成锁相环路，还可以把整个系统集成到一个芯片上去，实现所谓的片上系统 SOC 。 因此，可以把全数字锁相环路 (ADPLL) 作为一个功能模块嵌入 SOC ，构成片内锁相环。这里在简单介绍片内全数字锁相环系列结构的同时，给出一种智能控制捕获范围中全数字锁相环（ ADP

  3. 所属分类：专业指导

    • 发布日期：2015-12-13
    • 文件大小：394240
    • 提供者：qq_33364719

  1. FPGA内全数字延时锁相环的设计

  2. 现场可编程门阵YSJ(FPGA)的发展已经有二十多年，从最初的1200门发展到了 目前数百万门至上千万门的单片FPGA芯片。现在，FPGA已广泛地应用于通信、 消费类电子和车用电子类等领域，但国内市场基本上是国外品牌的天下。 在高密度FPGA中，芯片上时钟分布质量变的越来越重要，时钟延迟和时钟 偏差已成为影响系统性能的重要因素。目前，为了消除FPGA芯片内的时钟延迟， 减小时钟偏差，主要有利用延时锁相环(DLL)和锁相环(PLL)两种方法，而其 各自又分为数字设计和模拟设计。虽然用模拟的方法实

  3. 所属分类：硬件开发

    • 发布日期：2018-01-10
    • 文件大小：2097152
    • 提供者：drjiachen

  1. 飞思卡尔XEP100单片机锁相环测试代码

  2. 本资源是飞思卡尔XEP100单片机锁相环测试代码，代码实现了对单片机的锁相环进行初始化，将外部晶振输入的时钟进行倍频和分频之后，生成总线时钟。

  3. 所属分类：嵌入式

    • 发布日期：2020-02-07
    • 文件大小：536576
    • 提供者：bhniunan

  1. 一种低噪声亚采样锁相环的设计

  2. 介绍了一种2.4 GHz的低噪声亚采样锁相环。环路锁定是利用亚采样鉴相器对压控振荡器的输出进行采样。不同于传统电荷泵锁相环，由于在锁定状态下没有分频器的作用，由鉴相器和电荷泵所产生的带内噪声不会被放大N2 倍，从而会使锁相环的带内噪声极大程度地减小。在输出电压摆幅相同的情况下，压控振荡器采用NMOSPMOS互补结构降低了锁相环的功耗。锁相环的设计在TSMC 180 nm CMOS工艺下完成，在1.8 V的供电电压下，锁相环功耗为7.2 mW。在偏移载波频率200 kHz处，环路的带内噪声为-1

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：656384
    • 提供者：weixin_38678773

  1. 模拟技术中的解析一种新型PID控制的全数字锁相环

  2. 锁相环是一种能够跟踪输入信号相位的闭环自动控制系统，广泛应用于信号处理、时钟同步、倍频、频率综合等领域。它根据输入信号和反馈信号的相位差来调整压控振荡器的输出频率，最终达到输入信号频率和输出信号频率相等，输入信号和输出信号保持恒定的相位差。 　　锁相环 （phase-locked loop）为无线电发射中使频率较为稳定的一种方法，主要有VCO（压控振荡器）和PLL IC ,压控振荡器给出一个信号，一部分作为输出，另一部分通过分频与PLL IC所产生的本振信号作相位比较，为了保持频率不变，就要求相

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：220160
    • 提供者：weixin_38569651

  1. 模拟技术中的改进型CMOS电荷泵锁相环电路的应用设计

  2. 导读：本文首先介绍了锁相环系统的工作原理，其次重点分析了传统电荷泵电路存在的一些不理想因素，并在此基础上，提出了一种改进型的电荷泵电路，减小了锁相环的相位误差。此外，通过设计倍频控制模块，扩大了锁相环的锁频范围。 　　本文设计了一种宽频率范围的CMOS锁相环（PLL）电路，通过提高电荷泵电路的电流镜镜像精度和增加开关噪声抵消电路，有效地改善了传统电路中由于电流失配、电荷共享、时钟馈通等导致的相位偏差问题。 　　设计了一种倍频控制单元，通过编程锁频倍数和压控振荡器延迟单元的跨导，有效扩展了锁相

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：322560
    • 提供者：weixin_38673909

  1. EDA/PLD中的基于全数字锁相环的设计

  2. 本文在说明全数字锁相环的基础上，提出了一种利用FPGA设计一阶全数字锁相环的方法，并给出了关键部件的RTL可综合代码，并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程，最后对一些有关的问题进行了讨论。关键词：全数字锁相环；DPLL；FSK；FPGA 引言　　锁相环(PLL)技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的PLL相比，具有精度高且不受温度和电压影

  3. 所属分类：其它

    • 发布日期：2020-11-24
    • 文件大小：78848
    • 提供者：weixin_38717171

  1. 一种锁定相位编程可调全数字锁相环设计

  2. 1 引 言 锁相技术在信号处理、调制解调、时钟同步、倍频、频率综合等领域都得到了广泛的应用。目前锁相技术的实现主要有模拟锁相环(APLL)、全数字锁相环(DPLL)、模拟数字混合锁相环与延迟锁相环(DLL)四种。全数字锁相环(DPLL)具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调等优点．得到了广泛应用。 经典全数字锁相环路由数字鉴相器、K模可逆计数器、脉冲加减控制电路和N分频器4部分组成。在输入信号频率稳定条件下，锁相环锁定时输出信号与输入信号正交。在通信和其他很多应用领域，

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：159744
    • 提供者：weixin_38732463

  1. FPGA——pll锁相环配置及调用（基础篇）

  2. IP（Intellectual Property）即知识产权。美国 Dataquest 咨询公司将半导体产业的 IP 定 义为“用于 ASIC 或 FPGA 中的预先设计好的电路功能模块”。简而言之，这里的 IP 即电 路功能模块。 IP 核在数字电路中常用于比较复杂的功能模块（如 FIFO、 RAM、 FIR 滤波 器、 SDRAM 控制器、 PCIE 接口等）设计成参数可修改的模块，让其他用户可以直接调用 这些模块。随着设计规模增大，复杂度提高，使用 IP 核可以提高开发效率，减少设计和调

  3. 所属分类：深度学习

    • 发布日期：2021-03-22
    • 文件大小：5242880
    • 提供者：weixin_42488121

  1. 解析一种新型PID控制的全数字锁相环

  2. 锁相环是一种能够跟踪输入信号相位的闭环自动控制系统，广泛应用于信号处理、时钟同步、倍频、频率综合等领域。它根据输入信号和反馈信号的相位差来调整压控振荡器的输出频率，终达到输入信号频率和输出信号频率相等，输入信号和输出信号保持恒定的相位差。 　　锁相环 （phase-locked loop）为无线电发射中使频率较为稳定的一种方法，主要有VCO（压控振荡器）和PLL IC ,压控振荡器给出一个信号，一部分作为输出，另一部分通过分频与PLL IC所产生的本振信号作相位比较，为了保持频率不变，就要求相位

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：258048
    • 提供者：weixin_38637998

  1. 改进型CMOS电荷泵锁相环电路的应用设计

  2. 导读：本文首先介绍了锁相环系统的工作原理，其次重点分析了传统电荷泵电路存在的一些不理想因素，并在此基础上，提出了一种改进型的电荷泵电路，减小了锁相环的相位误差。此外，通过设计倍频控制模块，扩大了锁相环的锁频范围。 　　本文设计了一种宽频率范围的CMOS锁相环（PLL）电路，通过提高电荷泵电路的电流镜镜像精度和增加开关噪声抵消电路，有效地改善了传统电路中由于电流失配、电荷共享、时钟馈通等导致的相位偏差问题。 　　设计了一种倍频控制单元，通过编程锁频倍数和压控振荡器延迟单元的跨导，有效扩展了锁相

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：727040
    • 提供者：weixin_38728555
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