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  1. 锁相环电路设计 英文

  2. 锁相环电路设计 很好的英文技术文档，对于想学锁相环的人来说是很有用的

  3. 所属分类：专业指导

    • 发布日期：2010-05-25
    • 文件大小：8388608
    • 提供者：ahuzhanbo

  1. 基于DSP的逆变电源锁相环的设计与研究

  2. 基于DSP的逆变电源锁相环的设计与研究，是你学习逆变电路的好帮手啊！

  3. 所属分类：硬件开发

    • 发布日期：2010-06-17
    • 文件大小：407552
    • 提供者：hjjlslr2005

  1. 锁相环电路设计和调试心得

  2. 这是我在学习锁相环电路方面积累的技术心得，现在拿出来和大家分享，呵呵，希望大家喜欢！

  3. 所属分类：专业指导

    • 发布日期：2010-11-30
    • 文件大小：79872
    • 提供者：zhaoqich

  1. 智能全数字锁相环的设计

  2. 智能全数字锁相环,在单片FPGA中就可以实现,借助锁相环状态监测电路,通过CPU可以缩短锁相环锁定时间,并逐渐改进其输出频率的抖动特性。解决了锁定时间与相位抖动之间的矛盾,对信息的传输质量都有很大的提高。此锁相环已用于我校研发的数字通信产品中。

  3. 所属分类：其它

    • 发布日期：2020-08-11
    • 文件大小：97280
    • 提供者：weixin_38628626

  1. 改进型的CMOS电荷泵锁相环电路

  2. 本文设计了一种高性能CMOS电荷泵锁相环电路，通过对传统电荷泵电路的改进，提高了充放电电流的匹配性，有效抑制了锁相环输出的相位偏差，提高了环路的稳定性。

  3. 所属分类：其它

    • 发布日期：2020-08-30
    • 文件大小：730112
    • 提供者：weixin_38682279

  1. 一种基于Ring-VCO结构的宽频带低抖动锁相环的设计与实现

  2. 为了在高速传输系统中实现宽频带和低抖动时钟输出的要求，设计了一种基于Ring-VCO结构的低抖动锁相环，采用与锁相环锁定频率强相关的环路带宽调整方法来降低环路噪声，加速环路锁定，即利用全局参考调节电路中比较器模块将锁定控制电压与参考电压比较来改变各模块电流，根据不同锁定频率调整环路参数，大大缩短了锁定时间，同时利用四级差分环形振荡器和占空比调整电路的差分对称结构，降低了电路噪声。电路采用40 nm CMOS工艺实现，测试结果表明输出频率为1.062 5 GHz~5 GHz，在最高时钟频率5 GH

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：55296
    • 提供者：weixin_38556394

  1. 嵌入式系统/ARM技术中的一种带宽自适应全数字锁相环的设计与实现

  2. 锁相环是一种能使输出信号在频率和相位上与输入信号同步的电路，即系统进入锁定状态（或同步状态）后，震荡器的输出信号与系统输入信号之间相差为零，或者保持为常数。传统的锁相环各个部件都是由模拟电路实现的，一般包括鉴相器（PD）、环路滤波器（LF）、压控振荡器（VCO）三个环路基本部件。 　　传统的数字锁相环设计在结构上希望通过采用具有低通特性的环路滤波，从而获得稳定的振荡控制数据。但是，在基于数字逻辑电路设计的数字锁相环系统中，利用逻辑算法实现低通滤波是比较困难的。有些电路通过对鉴相模块产生的相位误差

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：302080
    • 提供者：weixin_38618746

  1. 电荷泵锁相环的数字锁定检测电路应用分析

  2. 电荷泵锁相环的锁定指示电路设计，常用的方法是在PFD 电路中通过检测经分频后的参考输入和本振反馈信号的相位误差来实现，当相位误差超过某个锁定检测窗口时，锁相环电路就上报失锁告警。由于数字锁定指示电路设计简单，易于被监控而被广泛应用。在实际的锁相环电路设计中，往往由于电路参数选择不合理，尽管锁相环处于正常的锁定状态，但由于PFD 的相位误差超过锁定检测窗口而导致数字锁定指示电路显示失锁。因此，必须需要根据特定锁相环配置和外围电路选择合适的检测窗口，或者根据检测窗口要求设计合适的锁相环环路参数和外围

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：157696
    • 提供者：weixin_38580959

  1. 嵌入式系统/ARM技术中的一种新型带宽自适应全数字锁相环的设计方案

  2. 摘要：本文针对传统锁相环所存在的锁相范围窄、环路带宽和控制参数固定、以及提高锁相速度与减小稳态误差相互制约等问题，提出了一种新型带宽自适应全数字锁相环的设计方案。该设计方案中的系统采用比例积分控制与自适应控制相结合的复合控制方式，其中自适应控制器可根据锁相过程的鉴频鉴相信息，自动调整数字滤波器的控制参数，实现对环路的实时控制。 　　本方案采用理论分析与硬件电路设计相结合的方法进行了系统设计，并用FPGA予以实现。系统仿真与硬件电路测试结果证实了设计方案的正确性。该锁相环的自由振荡频率可随输入信

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：238592
    • 提供者：weixin_38568548

  1. 模拟技术中的改进型CMOS电荷泵锁相环电路的应用设计

  2. 导读：本文首先介绍了锁相环系统的工作原理，其次重点分析了传统电荷泵电路存在的一些不理想因素，并在此基础上，提出了一种改进型的电荷泵电路，减小了锁相环的相位误差。此外，通过设计倍频控制模块，扩大了锁相环的锁频范围。 　　本文设计了一种宽频率范围的CMOS锁相环（PLL）电路，通过提高电荷泵电路的电流镜镜像精度和增加开关噪声抵消电路，有效地改善了传统电路中由于电流失配、电荷共享、时钟馈通等导致的相位偏差问题。 　　设计了一种倍频控制单元，通过编程锁频倍数和压控振荡器延迟单元的跨导，有效扩展了锁相

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：322560
    • 提供者：weixin_38673909

  1. 模拟技术中的改进型的CMOS电荷泵锁相环电路

  2. 导读：本文设计了一种高性能CMOS电荷泵锁相环电路，通过对传统电荷泵电路的改进，提高了充放电电流的匹配性，有效抑制了锁相环输出的相位偏差，提高了环路的稳定性。 　　锁相环（phase-locked loop,PLL）是一个闭环负反馈系统，能够准确地产生一系列与参考频率同相位的频率信号，是现代通信及电子领域中必不可少的系统之一，通常被用于频率合成、同步信号产生、时钟恢复以及时钟产生等。电荷泵锁相环（charge pump phase-locked loop,CPPLL）因其自身所具有的开环增益大

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：323584
    • 提供者：weixin_38599231

  1. 宽频带数字锁相环的设计及基于FPGA的实现

  2. 数字锁相环(DPLL)技术在数字通信、无线电电子学等众多领域得到了极为广泛的应用。与传统的模拟电路实现的PLL相比，DPLL具有精度高、不受温度和电压影响、环路带宽和中心频率编程可调、易于构建高阶锁相环等优点。随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去。

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：473088
    • 提供者：weixin_38563552

  1. 基于FPGA 的高阶全数字锁相环的设计与实现

  2. 提出了一种实现高阶全数字锁相环的新方法。该锁相环以数字比例积分控制取代了传统的一些数字环路滤波控制方法，具有电路结构简单、控制灵活、跟踪精度高、环路性能好和易于集成的特点。文中介绍了该高阶全数字锁相环的系统结构和工作原理，对其性能进行了理论分析和计算机仿真。应用EDA 技术设计了该系统，并用FPGA实现了其硬件电路。仿真和硬件测试结果证实了该设计的正确性。

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：76800
    • 提供者：weixin_38677190

  1. 锁相环电路

  2. 锁相环是一种控制晶振使其相对于参考信号保持恒定相位的电路，在数字通信系统中使用比较广泛。目前微处理器或DSP集成的片上锁相环，主要作用则是通过软件实时地配置片上外设时钟，提高系统的灵活性和可靠性。此外，由于采用软件可编程锁相环，所设计的系统处理器外部允许较低的工作频率，而片内经过锁相环微处理器提供较高的系统时钟。这种设计可以有效地降低系统对外部时钟的依赖和电磁干扰，提高系统启动和运行的可靠性，降低系统对硬件的设计要求。 　　TMS320F28l2处理器的片上晶振和锁相环模块为内核及外设提供时钟

  3. 所属分类：其它

    • 发布日期：2020-11-13
    • 文件大小：232448
    • 提供者：weixin_38730389

  1. 电源技术中的一个改进型CMOS电荷泵锁相环的设计

  2. 摘要：本文针对传统电荷泵电路的非理想效应,对CMOS锁相环中的电荷泵电路进行了改进,设计了一种采用电流控制技术的新型pump-up电荷泵。采用标准chartered 0.35um/3.3V 模型,通过Cadence Spectre 仿真,仿真结果显示,该锁相环有效地抑制了电荷共享和电流失配非理想特性的影响,消除了锁相环输出抖动,可稳定输出13.56MHz时钟信号,稳定时间小于11.2 us,功耗小于18mW。 　　1 引言 　　锁相环是模拟及数模混合电路中的一个重要模块，在各种锁相环结构中，

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：199680
    • 提供者：weixin_38735541

  1. EDA/PLD中的采用VHDL设计的全数字锁相环电路设计

  2. 摘要:叙述了全数字锁相环的工作原理,提出了应用VHDL 技术设计全数字锁相环的方法,并用复杂可编程逻辑器件CPLD 予以实现,给出了系统主要模块的设计过程和仿真结果。 　　0 　引言 　　全数字锁相环(DPLL) 由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点。从而具备可靠性高、工作稳定、调节方便等优点。在调制解调、频率合成、FM立体声解码、图像处理等各个方面得到广泛的应用。随着电子设计自动化(EDA) 技术的发展,采用大规模可编程逻辑器件(如CPLD 或FPGA) 和VHDL

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：297984
    • 提供者：weixin_38601390

  1. EDA/PLD中的基于全数字锁相环的设计

  2. 本文在说明全数字锁相环的基础上，提出了一种利用FPGA设计一阶全数字锁相环的方法，并给出了关键部件的RTL可综合代码，并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程，最后对一些有关的问题进行了讨论。关键词：全数字锁相环；DPLL；FSK；FPGA 引言　　锁相环(PLL)技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的PLL相比，具有精度高且不受温度和电压影

  3. 所属分类：其它

    • 发布日期：2020-11-24
    • 文件大小：78848
    • 提供者：weixin_38717171

  1. 基于相位控制技术的时钟恢复系统的PLL锁相环电路设计

  2. 基于相位控制技术的时钟恢复系统的PLL锁相环电路设计、电子技术,开发板制作交流

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：242688
    • 提供者：weixin_38682518

  1. 改进型的CMOS电荷泵锁相环电路

  2. 导读：本文设计了一种高性能CMOS电荷泵锁相环电路，通过对传统电荷泵电路的改进，提高了充放电电流的匹配性，有效抑制了锁相环输出的相位偏差，提高了环路的稳定性。 　　锁相环（phase-locked loop,PLL）是一个闭环负反馈系统，能够准确地产生一系列与参考频率同相位的频率信号，是现代通信及电子领域中必不可少的系统之一，通常被用于频率合成、同步信号产生、时钟恢复以及时钟产生等。电荷泵锁相环（charge pump phase-locked loop,CPPLL）因其自身所具有的开环增益大

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：731136
    • 提供者：weixin_38687928

  1. 采用VHDL设计的全数字锁相环电路设计

  2. 摘要:叙述了全数字锁相环的工作原理,提出了应用VHDL 技术设计全数字锁相环的方法,并用复杂可编程逻辑器件CPLD 予以实现,给出了系统主要模块的设计过程和仿真结果。 　　0 　引言 　　全数字锁相环(DPLL) 由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点。从而具备可靠性高、工作稳定、调节方便等优点。在调制解调、频率合成、FM立体声解码、图像处理等各个方面得到广泛的应用。随着电子设计自动化(EDA) 技术的发展,采用大规模可编程逻辑器件(如CPLD 或FPGA) 和VHDL

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：405504
    • 提供者：weixin_38674415
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