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  1. 阵列乘法器的设计 阵列乘法器的设计

  2. 阵列乘法器的设计阵列乘法器的设计阵列乘法器的设计

  3. 所属分类：其它

    • 发布日期：2009-07-08
    • 文件大小：712704
    • 提供者：qls870228

  1. 三种高速乘法器的FPGA实现及性能比较

  2. 乘法是数字信号处理中重要的基本运算，在很大程度上影响着系统的性能。本文将介绍三种高速乘法器实现原理：阵列乘法器、华莱士(WT)乘法器、布斯华莱士树超前进位乘法器。而且通过FPGA技术实现了这三种乘法器，并对基于以上三种架构的乘法器性能进行了分析比较。

  3. 所属分类：硬件开发

    • 发布日期：2009-09-01
    • 文件大小：793600
    • 提供者：tianhongli72

  1. 三种高速乘法器的FPGA实现及性能比较

  2. 乘法是数字信号处理中重要的基本运算，在很大程度上影响着系统的性能。本文将介绍三种高速乘法器实现原理：阵列乘法器、华莱士(WT)乘法器、布斯华莱士树超前进位乘法器。而且通过FPGA技术实现了这三种乘法器，并对基于以上三种架构的乘法器性能进行了分析比较。

  3. 所属分类：硬件开发

    • 发布日期：2010-10-27
    • 文件大小：794624
    • 提供者：feiniao200201

  1. 阵列乘法器——组成原理课程设计

  2. 乘法器的常规设计是适用“串行移位”和“并行加法”相结合的方法，这种方法并不需要很多器件。然而串行方法毕竟太慢，执行一次乘法的时间至少是执行一次加法时间的n倍，不能满足科学技术对高速乘法所提出的要求。自从大规模集成电路问世以来，高速的单元阵列乘法器应运而生，出现了各种形式的流水线阵列乘法器，它们属于并行乘法器，提供了极快的速度。阵列乘法器采用类似于人工计算的方法进行乘法运算。人工计算方法是用乘数的每一位去乘被乘数，然后将每一位权值对应相加得出每一位的最终结果。如图1.1所示，用乘数的每一位直接去

  3. 所属分类：专业指导

    • 发布日期：2011-01-03
    • 文件大小：1048576
    • 提供者：longxingxueyuan

  1. 阵列乘法器的设计

  2. 课设论文，详细介绍了阵列乘法器的设计过程！！！

  3. 所属分类：嵌入式

    • 发布日期：2011-11-02
    • 文件大小：772096
    • 提供者：yanpeifeng2011

  1. 计算机组成原理阵列乘法器

  2. 计算机组成原理阵列乘法器课程设计报告，其中包含了阵列乘法器的详细设计方案和完整的报告

  3. 所属分类：嵌入式

    • 发布日期：2012-01-07
    • 文件大小：751616
    • 提供者：lsn632581085

  1. 阵列乘法器的代码

  2. 里面有阵列乘法器的代码及实现波形，verilog语言

  3. 所属分类：专业指导

    • 发布日期：2012-04-23
    • 文件大小：128000
    • 提供者：bingjie12345

  1. 4*4位阵列乘法器设计

  2. 4*4位阵列乘法器设计 　用 CPLD 来设计一个 4 ×4 位乘法器，相对于画电路图输入，用 ABEL 语言描述是比较方便的。其算式如下（其中括号中的数字表示在 ABEL 源程序描述中的功能块调用编号）： a3 a2 a1 a0 × b3 b2 b1 b0 ---------------------------------------------------------------------------------------------------------- a3b0(10) a2b

  3. 所属分类：专业指导

    • 发布日期：2013-03-03
    • 文件大小：379904
    • 提供者：nctm1990

  1. VHDL实现阵列乘法器

  2. VHDL实现阵列乘法器 源码 可运行 用VHDL语言写的 适合计算机组成原理学习 阵列乘法器原理 P34图

  3. 所属分类：硬件开发

    • 发布日期：2013-04-04
    • 文件大小：22528
    • 提供者：wyf176176

  1. 32位浮点阵列乘法器的设计及算法比较

  2. 32位浮点阵列乘法器的设计及算法比较

  3. 所属分类：其它

    • 发布日期：2014-04-18
    • 文件大小：244736
    • 提供者：jingyun546

  1. 计算机组成原理课程设计-阵列乘法器设计与实现

  2. 计算机组成原理课程设计-阵列乘法器设计与实现 带报告与代码

  3. 所属分类：讲义

    • 发布日期：2017-07-19
    • 文件大小：1048576
    • 提供者：yangzhenpu

  1. VHDL实现阵列乘法器代码

  2. 用VHDL语言实现阵列乘法器，计算机组成原理的阵列乘法器，可编译，实现乘法计算

  3. 所属分类：电子商务

    • 发布日期：2013-04-03
    • 文件大小：11264
    • 提供者：wyf176176

  1. 074-王楠-计组实验三(阵列乘法器器设计实验).doc

  2. 计算机组成及汇编原理实验报告-----阵列乘法器器设计实验 (1)掌握乘法器的原理及其设计方法。 (2)熟悉CPLD应用设计及EDA软件的使用。

  3. 所属分类：互联网

    • 发布日期：2020-06-03
    • 文件大小：2097152
    • 提供者：m0_46354572

  1. multisim 原码阵列乘法器.ms14

  2. 任务： 1、通过multisim仿真平台，设计一个能计算含符号位的5位阵列乘法器，即内部为一个4×4阵列乘法器，符号位单独处理，如图6所示。 2、输入为两个5位含符号位的原码，输出结果亦是含符号位的原码。 图6 5×5阵列乘法器 要求： 1、能够正确输入两个5位（含符号位）的原码，并进行计算，得到正确的结果。 2、验证结果，输入两个均为原码的数据，验证并得到正确的仿真结果。 3、通过指示灯或者数码管显示为输入和输出的数据。

  3. 所属分类：互联网

    • 发布日期：2020-07-05
    • 文件大小：1048576
    • 提供者：weixin_39444707

  1. 补码阵列乘法器

  2. 1、通过multisim仿真平台设计一个能计算含符号位的4位乘法器，即内部为一个3×3阵列乘法器，符号位单独处理，如图7所示。 2、输入为两个4位含符号位的补码数，输出结果亦是含符号位的数补码。 图7带求补级的阵列乘法器方框图 要求： 1、能够正确输入两个4位（含符号位）的补码，并通过计算得到正确的结果。 2、验证结果，输入两个均为补码的数据，验证并得到正确的仿真结果。 3、通过指示灯或者数码管显示为输入和输出的数据。

  3. 所属分类：互联网

    • 发布日期：2020-07-05
    • 文件大小：1048576
    • 提供者：weixin_39444707

  1. 阵列乘法器的设计与实现.rar

  2. 四位阵列乘法器的原理框图如图1.1所示，X=X1X2X3X4 Y=Y1Y2Y3Y4且X为被乘数的输入端，Y为乘数的输入端，M=M0M1M2M3M4M5M6M7为乘积的输出端。其基本原理是阵列的每一行送入乘数Y的每一位数位，而各行错开，形成的每一斜列则有被乘数X的每一位控制。 四位阵列乘法器的整体设计包含十六个加法器模块，虽然加法器数量多，但内部规则化，标准化程度高。加法器模块中由一个与门和一个全加器构成，由四个与门、两个异或门、一个三端接口的或门构成的全加器为底层设计。 顶层的四位阵列乘法器也

  3. 所属分类：其它

    • 发布日期：2020-07-11
    • 文件大小：378880
    • 提供者：u012429555

  1. 4乘4原码阵列乘法器

  2. 任务： 1、通过multisim仿真平台，设计一个能计算含符号位的5位阵列乘法器，即内部为一个4×4阵列乘法器，符号位单独处理，如图6所示。 2、输入为两个5位含符号位的原码，输出结果亦是含符号位的原码。 图6 5×5阵列乘法器 要求： 1、能够正确输入两个5位（含符号位）的原码，并进行计算，得到正确的结果。 2、验证结果，输入两个均为原码的数据，验证并得到正确的仿真结果。 3、通过指示灯或者数码管显示为输入和输出的数据。

  3. 所属分类：Java

    • 发布日期：2020-12-16
    • 文件大小：2097152
    • 提供者：weixin_43556082

  1. 阵列乘法器：数字设计技术验证-源码

  2. 阵列乘法器：数字设计技术验证

  3. 所属分类：其它

    • 发布日期：2021-03-04
    • 文件大小：2048
    • 提供者：weixin_42131316

  1. 可逆“ ZS”系列门和可逆阵列乘法器的晶体管实现

  2. 为了减少文献中出现的经典可逆全加器中的冗余托夫利门和线交叉，本文提出了一种弗雷德金门的重构结构，称为RF门，相应的量子等效实现和基于本文还设计了CMOS技术和该门的传输晶体管。 借助RF门和基本可逆门（包括NOT门，CNOT门和Toffoli门），我们设计了称为“ ZS”系列门的新型4 x 4可逆门及其相应的电子电路结构。 提出的“ ZS”系列门具有通过单个门在两个有符号数之间以较低功耗进行可逆加法运算的能力。 同时，作为“ ZS”系列门的一种应用，本文还设计了可逆阵列乘法器，以实现有符号乘法。

  3. 所属分类：其它

    • 发布日期：2021-02-24
    • 文件大小：1048576
    • 提供者：weixin_38514805

  1. 采用Verilog HDL语言实现阵列乘法器和Booth编码乘法器

  2. 采用Verilog HDL语言实现阵列乘法器和Booth编码乘法器、电子技术,开发板制作交流

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：167936
    • 提供者：weixin_38733245
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