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  1. 降低FPGA设计功耗的方法

  2. 使用这些设计技巧和ISE功能分析工具来控制功耗

  3. 所属分类：硬件开发

    • 发布日期：2010-01-25
    • 文件大小：273408
    • 提供者：nizhenniu

  1. 降低FPGA功耗的设计技巧

  2. 降低FPGA功耗的设计技巧，很好地学习资料，你值得一看！

  3. 所属分类：硬件开发

    • 发布日期：2013-06-02
    • 文件大小：181248
    • 提供者：u010882690

  1. 降低FPGA功耗的设计技巧和ISE功能分析工具

  2. 新一代FPGA的速度变得越来越快，密度变得越来越高，逻辑资源也越来越多。那么如何才能确保功耗不随这些一起增加呢?很多设计抉择可以影响系统的功耗，这些抉择包括从显见的器件选择到细小的基于使用频率的状态机值的选择等

  3. 所属分类：硬件开发

    • 发布日期：2012-11-01
    • 文件大小：28672
    • 提供者：rainxin0417

  1. 浅谈降低功耗的设计技巧

  2. 新一代 FPGA的速度变得越来越快，密度变得越来越高，逻辑资源也越来越多。那么如何才能确保功耗不随这些一起增加呢？很多设计抉择可以影响系统的功耗，这些抉择包括从显见的器件选择到细小的基于使用频率的状态机值的选择等。

  3. 所属分类：其它

    • 发布日期：2020-07-20
    • 文件大小：99328
    • 提供者：weixin_38718262

  1. 降低FPGA功耗的设计技巧

  2. 新一代 FPGA的速度变得越来越快，密度变得越来越高，逻辑资源也越来越多。那么如何才能确保功耗不随这些一起增加呢？很多设计抉择可以影响系统的功耗，这些抉择包括从显见的器件选择到细小的基于使用频率的状态机值的选择等。

  3. 所属分类：其它

    • 发布日期：2020-07-31
    • 文件大小：101376
    • 提供者：weixin_38723105

  1. 降低功耗的设计技巧讲解

  2. 使用这些设计技巧和ISE功能分析工具来控制功耗，新一代 FPGA的速度变得越来越快,密度变得越来越高,逻辑资源也越来越多。那么如何才能确保功耗不随这些一起增加呢？很多设计抉择可以影响系统的功耗,这些抉择包括从显见的器件选择到细小的基于使用频率的状态机值的选择等。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：100352
    • 提供者：weixin_38590775

  1. 浅谈降低功耗的设计技巧

  2. 新一代FPGA的速度变得越来越快，密度变得越来越高，逻辑资源也越来越多。那么如何才能确保功耗不随这些一起增加呢？很多设计抉择可以影响系统的功耗，这些抉择包括从显见的器件选择到细小的基于使用频率的状态机值的选择等。

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：102400
    • 提供者：weixin_38529239

  1. EDA/PLD中的降低FPGA功耗的设计技巧和ISE功能分析工具

  2. 新一代FPGA的速度变得越来越快，密度变得越来越高，逻辑资源也越来越多。那么如何才能确保功耗不随这些一起增加呢？很多设计抉择可以影响系统的功耗，这些抉择包括从显见的器件选择到细小的基于使用频率的状态机值的选择等。       为了更好地理解本文将要讨论的设计技巧为什么能够节省功耗，我们先对功耗做一个简单介绍。       功耗包含两个因素：动态功耗和静态功耗。动态功耗是指对器件内的容性负载充放电所需的功耗。它很大程度上取决于频率、电压和负载。这三个变量中的每个变量均在您的某种控制之下。

  3. 所属分类：其它

    • 发布日期：2020-12-06
    • 文件大小：117760
    • 提供者：weixin_38649356

  1. 降低功耗的设计技巧

  2. 使用这些设计技巧和ISE功能分析工具来控制功耗 　　新一代FPGA的速度变得越来越快，密度变得越来越高，逻辑资源也越来越多。那么如何才能确保功耗不随这些一起增加呢？很多设计抉择可以影响系统的功耗，这些抉择包括从显见的器件选择到细小的基于使用频率的状态机值的选择等。 　　为了更好地理解本文将要讨论的设计技巧为什么能够节省功耗，我们先对功耗做一个简单介绍。 　　功耗包含两个因素：动态功耗和静态功耗。 　　动态功耗是指对器件内的容性负载充放电所需的功耗。它很大程度上取决于频率、电压和负载。

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：138240
    • 提供者：weixin_38745648

  1. EDA/PLD中的降低FPGA功耗的设计

  2. 使用这些设计技巧和ISE功能分析工具来控制功耗 　　 　　 新一代 FPGA的速度变得越来越快，密度变得越来越高，逻辑资源也越来越多。那么如何才能确保功耗不随这些一起增加呢？很多设计抉择可以影响系统的功耗，这些抉择包括从显见的器件选择到细小的基于使用频率的状态机值的选择等。 　　 　　为了更好地理解本文将要讨论的设计技巧为什么能够节省功耗，我们先对功耗做一个简单介绍。　　 　　功耗包含两个因素：动态功耗和静态功耗。动态功耗是指对器件内的容性负载充放电所需的功耗。它很大程度上取决于  频率、电压和

  3. 所属分类：其它

    • 发布日期：2020-12-07
    • 文件大小：105472
    • 提供者：weixin_38707356

  1. 降低FPGA功耗的设计技巧和ISE功能分析工具

  2. 新一代FPGA的速度变得越来越快，密度变得越来越高，逻辑资源也越来越多。那么如何才能确保功耗不随这些一起增加呢？很多设计抉择可以影响系统的功耗，这些抉择包括从显见的器件选择到细小的基于使用频率的状态机值的选择等。       为了更好地理解本文将要讨论的设计技巧为什么能够节省功耗，我们先对功耗做一个简单介绍。       功耗包含两个因素：动态功耗和静态功耗。动态功耗是指对器件内的容性负载充放电所需的功耗。它很大程度上取决于频率、电压和负载。这三个变量中的每个变量均在您的某种控制之下。

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：115712
    • 提供者：weixin_38590309

  1. 降低FPGA功耗的设计

  2. 使用这些设计技巧和ISE功能分析工具来控制功耗 　　 　　 新一代 FPGA的速度变得越来越快，密度变得越来越高，逻辑资源也越来越多。那么如何才能确保功耗不随这些一起增加呢？很多设计抉择可以影响系统的功耗，这些抉择包括从显见的器件选择到细小的基于使用频率的状态机值的选择等。 　　 　　为了更好地理解本文将要讨论的设计技巧为什么能够节省功耗，我们先对功耗做一个简单介绍。　　 　　功耗包含两个因素：动态功耗和静态功耗。动态功耗是指对器件内的容性负载充放电所需的功耗。它很大程度上取决于  频率、电压和

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：119808
    • 提供者：weixin_38645208