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搜索资源列表

  1. 用VHDL语言实现的除法器，里面含有实现的原理方法报告！

  2. 用VHDL语言实现的除法器，里面含有实现的原理方法报告！ 适合对除法器陌生的朋友！

  3. 所属分类：专业指导

    • 发布日期：2009-05-14
    • 文件大小：50176
    • 提供者：franfli

  1. 基于FPGA的快速浮点除法器IP核的实现

  2. 基于FPGA的快速浮点除法器IP核的实现

  3. 所属分类：硬件开发

    • 发布日期：2009-05-16
    • 文件大小：704512
    • 提供者：zgf841122

  1. 计算机组成原理课程设计阵列除法器的设计

  2. 阵列除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等本实验设计的是加减交替阵列除法器。

  3. 所属分类：制造

  1. 原码一位除除法器7原码一位除除法器7

  2. 原码一位除除法器7原码一位除除法器7原码一位除除法器7

  3. 所属分类：其它

    • 发布日期：2009-07-08
    • 文件大小：435200
    • 提供者：qls870228

  1. verilog 除法器

  2. verilog 除法器。已经调试。写的不错

  3. 所属分类：其它

    • 发布日期：2009-08-25
    • 文件大小：1024
    • 提供者：wushihai88

  1. verilog 除法器

  2. verilog 除法器。已经调试。写的不错 ，很有用哦

  3. 所属分类：其它

    • 发布日期：2009-10-27
    • 文件大小：1024
    • 提供者：aichijingyu

  1. 4位定点除法器EDA+verilog+HDL+源代码.rar

  2. 4位定点除法器EDA+verilog+HDL+源代码.rar

  3. 所属分类：专业指导

    • 发布日期：2009-11-11
    • 文件大小：207872
    • 提供者：lizhigang_ok

  1. 开放式CPU设计 实验程序 运算器部件实验：除法器

  2. 开放式CPU设计 实验程序 运算器部件实验：除法器 所有程序均编译测试通过 请放心下载

  3. 所属分类：其它

    • 发布日期：2009-12-02
    • 文件大小：190464
    • 提供者：w405924507

  1. 12位除法器 EDA

  2. 这个程序是用CPLD编写的程序，12位除法器

  3. 所属分类：硬件开发

    • 发布日期：2009-12-19
    • 文件大小：717824
    • 提供者：hjl198833

  1. CPU_设计_（加法器、乘法器、除法器等，ppt文件）.rar

  2. 该设计给出了CPU中的基本单元:加法器,乘法器,除法器的设计,为PPT格式.

  3. 所属分类：专业指导

    • 发布日期：2010-01-26
    • 文件大小：1048576
    • 提供者：lizuhe1212

  1. 高速除法器设计及ASIC实现

  2. 为提高除法计算的速度,提出了新的基216 算法的高速除法器算法,并以专用集成电路设计方法实现。与 MIPS 处理器中使用的除法器相比,电路最大延迟减少了27 % ,计算所需时钟周期数减少了68 % ,速度性能改善了 77 %左右。给出了电路的其他性能指标。该电路适用于对运算速度要求非常高的场合。

  3. 所属分类：其它

    • 发布日期：2010-03-02
    • 文件大小：105472
    • 提供者：dancia04

  1. fpga的verilog实现的硬件除法器

  2. 这是一个被除数和除数参数化可调的verilog些的除法器

  3. 所属分类：硬件开发

    • 发布日期：2010-04-25
    • 文件大小：4096
    • 提供者：KOUTENGQIANG

  1. 五位除法器（eda课程设计）

  2. 课程设计，做的五位除法器，望指教。EDA可是很有前景的技术哦~

  3. 所属分类：专业指导

    • 发布日期：2010-05-15
    • 文件大小：570368
    • 提供者：airy0912

  1. 8位除法器的毕业设计

  2. 本课题的来源是基于超高速集成电路硬件描述语言（VHDL）及MAX + Plus II软件开发工具的进行模拟仿真的8位除法器，该除法器用于实现8位的除法运算。

  3. 所属分类：嵌入式

    • 发布日期：2010-05-16
    • 文件大小：438272
    • 提供者：wuxiaodong1

  1. vhdl可调精度除法器

  2. 利用vhdl编写的除法器 精度可调 原理易懂

  3. 所属分类：其它

    • 发布日期：2010-10-12
    • 文件大小：325632
    • 提供者：qwe7411

  1. 阵列除法器的设计——组成原理课程设计

  2. 阵列除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等本实验设计的是加减交替阵列除法器

  3. 所属分类：制造

    • 发布日期：2011-01-03
    • 文件大小：572416
    • 提供者：longxingxueyuan

  1. 恢复余数法定点原码一位除法器的设计

  2. 定点原码一位除法器的原理是根据人工进行二进制除法的规则：判断被除数与除数的大小，若被除数小，则上商0，并在余数最低位补0，再用余数和右移一位的除数比，若够除，则上商1，否则上商0。然后继续重复上述步骤，直到除尽（即余数为0）或已得到的商的位数满足精度要求为止。

  3. 所属分类：专业指导

    • 发布日期：2011-01-03
    • 文件大小：902144
    • 提供者：longxingxueyuan

  1. 阵列除法器——组成原理课程设计

  2. 阵列除法器的功能是利用一个可控加法／减法(CAS)单元所组成的流水阵列来实现的。它有四个输出端和四个输入端。

  3. 所属分类：专业指导

    • 发布日期：2011-01-03
    • 文件大小：647168
    • 提供者：longxingxueyuan

  1. COP2000实现乘法器和除法器

  2. COP2000实现乘法器和除法器，课程设计完成版，欢迎下载

  3. 所属分类：其它

    • 发布日期：2011-01-07
    • 文件大小：598016
    • 提供者：sxflyaway

  1. Verilog HDL 浮点数除法器设计

  2. 浮点数的除法器设计，资料真的非常好，我做除法器的时候就是参考这本书的

  3. 所属分类：专业指导

    • 发布日期：2011-02-23
    • 文件大小：1048576
    • 提供者：dl851020
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