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搜索资源列表

  1. Verilog实例（经典135例）

  2. 很实用的Verilog实例！ 目录：王金明：《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波

  3. 所属分类：嵌入式

    • 发布日期：2009-09-08
    • 文件大小：130048
    • 提供者：kevinsjtu

  1. 编译原理FOR循环语句的翻译程序设计（递归下降法、输出四元式）源码

  2. 要求完成的主要任务: （包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） （1） 写出符合给定的语法分析方法的文法及属性文法。 （2） 完成题目要求的中间代码四元式的描述。 （3） 写出给定的语法分析方法的思想，完成语法分析和语义分析程序设计。 （4） 编制好分析程序后，设计若干用例，上机测试并通过所设计的分析程序。 （5） 设计报告格式按附件要求书写。课程设计报告书正文的内容应包括： 1 系统描述（问题域描述）； 2 文法及属性文法的描述； 3 语法分析方法描述及语法分析表设计；

  3. 所属分类：嵌入式

    • 发布日期：2010-01-11
    • 文件大小：9216
    • 提供者：xw6262693

  1. （7，3）循环码课程设计

  2. 一份关于（7，3）循环码的课程设计报告，基于matlab 的程序设计，有编码，解码内容。信息论课程设计

  3. 所属分类：其它

    • 发布日期：2010-05-18
    • 文件大小：807936
    • 提供者：tyt2009

  1. verilog HDL经典程序实例135例

  2. Verilog HDL程序设计教程》程序例子，带说明。【例 3.1】4 位全加器 【例 3.2】4 位计数器【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序【例 3.5】“与-或-非”门电路【例 5.1】用 case语句描述的 4 选 1 数据选择器【例 5.2】同步置数、同步清零的计数器【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值【例 5.5】用 begin-end 串行块产生信号波形【例 5.6】用 fork-join 并行块产生信号波形【

  3. 所属分类：嵌入式

    • 发布日期：2010-07-23
    • 文件大小：158720
    • 提供者：do622

  1. 王金明：《Verilog HDL程序设计教程》135例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：嵌入式

    • 发布日期：2011-02-24
    • 文件大小：130048
    • 提供者：zhlyz2003

  1. （7，3）循环码经典实现

  2. 详细介绍解析了（7，3）循环码的构造以及功能实现，体现了MATLAB的优越性能

  3. 所属分类：其它

    • 发布日期：2011-04-18
    • 文件大小：199680
    • 提供者：juhuazhisi

  1. verilog HDL设计实例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：专业指导

    • 发布日期：2011-06-14
    • 文件大小：158720
    • 提供者：wwe12580

  1. (7,3)循环码编码、译码的实现

  2. 简单的实现（7，3）循环码的编码、译码，课程设计用的

  3. 所属分类：C/C++

    • 发布日期：2011-06-22
    • 文件大小：3072
    • 提供者：y820384335

  1. 卡巴斯基7.0无限激活版（3）

  2. 激活码：KAV：FHJ4S-R1XEX-5BW3T-JYEKBKIS：T1JVS-NNMBD-K1QTN-SUBP8beat版无限期使用91天激活码的方法试用时间到期后如下操作：1、选择设置－－服务－－取消“启动自我保护”前面的勾，－－确定2、退出卡巴。3、运行附件里的注册表文件"循环使用91天免费.reg"4、重启卡巴，选择“使用激活码激活”5、输入激活码。6、服务器验证通过。已经成为免费91天用户。7、重新勾选“启动自我保护”前面的勾。91天要完时，只需重复上面步骤的3－9步，就可以继续享

  3. 所属分类：系统安全

    • 发布日期：2008-05-28
    • 文件大小：7340032
    • 提供者：liu84764312

  1. 循环码（7，3）码

  2. 循环码（7，3）码

  3. 所属分类：电信

    • 发布日期：2012-03-16
    • 文件大小：807936
    • 提供者：idengy

  1. （7.4）循环码c语言

  2. 1) 将消息多项式消息多项式 乘以 ，即 2) 计算 的余式 2) 计算 的余式 3) 码多项式为 ，其中的加法为二元域上的加法

  3. 所属分类：C/C++

    • 发布日期：2012-11-16
    • 文件大小：84992
    • 提供者：nmmbwan

  1. 循环码（7，3）码.doc

  2. 详细给出了循环码的定义以及由生成多项式求解生成 矩阵和系统生成矩阵的过程，并在Matlab环境下写出了循 环码的编码器和解码器代码，实现了编码和译码功能。分析和讨论了 此码发现错误、纠正错误的能力，并讨论了其与线性分组码、Hamming 码等信道编码的区别与联系。

  3. 所属分类：专业指导

    • 发布日期：2013-05-07
    • 文件大小：807936
    • 提供者：u010603872

  1. 《 Verilog HDL 程序设计教程》135例，源码

  2. 《 Verilog HDL 程序设计教程》135例； 。【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行

  3. 所属分类：硬件开发

    • 发布日期：2015-05-27
    • 文件大小：130048
    • 提供者：feng1o

  1. 现代通信原理作业答案_曹志刚版

  2. 有通信原理试题库和部分书后习题 XXX级本科《通信原理》试题（卷） 题 号 1 2 3 4 5 6 7 8 9 总分 分 数 说明：答案要求简明扼要，全部做在考试题（卷）上。 一、 （20分）填 空 １、 数字通信系统的主要优点是 __________ 、_____________、 ________________、________________。 ２、 通信系统的主要质量指标通常用_________和________衡量， FSK系统指标具体用______ _和_ _______衡量，F

  3. 所属分类：C

    • 发布日期：2009-03-16
    • 文件大小：2097152
    • 提供者：qq_34963154

  1. verilog HDL经典实例135例

  2. 《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并

  3. 所属分类：嵌入式

    • 发布日期：2009-04-04
    • 文件大小：158720
    • 提供者：ljj0709

  1. CyclicCodeFinal.zip

  2. 信息论与编码理论实验代码，基于Altera FPGA的（7，3）循环码的verilog实现。使用Quartus13.1开发。

  3. 所属分类：硬件开发

    • 发布日期：2019-06-28
    • 文件大小：3145728
    • 提供者：qq_37930244

  1. Python:如何使用Python进行最佳编程（避免使用命令，函数和所有错误）-源码

  2. Python 如何使用Python进行最佳编程（避免使用命令，函数和所有错误） 指数 1种 2布尔 3数学运算符和运算 4个变量 5弦 6列表和元组 7本字典 8套 9条件 10分枝 11循环 12功能

  3. 所属分类：其它

    • 发布日期：2021-03-25
    • 文件大小：10240
    • 提供者：weixin_42168902

  1. Blok-Web-Front-End:Dit is mijn website voor het vak前端-源码

  2. 过程 Auteur： -Ronan Doeleman- Markdown秘籍：Hulp 。 Nb。斯巴达州歌剧院的标准结构。范杰·普杰斯的诉讼程序。最佳实践网站。 布龙内利斯特 Eindgesprek（7/8周） Begonnen aan detailpagina opmaken。异常显示图像。温克尔曼（Toyvoegd）功能。 屏幕截图： Voortgang 3（第6周） 汉堡菜单（响应式）。内容为“ toegevoegd op de hoofdpagina”。 Nog niet b

  3. 所属分类：其它

    • 发布日期：2021-03-19
    • 文件大小：50331648
    • 提供者：weixin_42160424

  1. xfrm_poc:Linux内核XFRM UAF POC（3.x-5.x内核）-源码

  2. Linux内核3.x-5.x XFRM UAF PoC 这是去年报告的。 CentOS是2020年1月修补该错误的最后一个发行版。 技术报告在这里 在以下发行版中，应在构建日期为2019年7月至11月之前的所有内核上工作： Ubuntu 14.04 / 16.04 Server 4.4 LTS内核 CentOS 8 4.18内核 红帽企业Linux 8 4.18内核 Ubuntu 18.04 Server LTS 4.15内核 在以下情况下，其他发行版可能会受到影响： 允许非特权的用户

  3. 所属分类：其它

    • 发布日期：2021-03-12
    • 文件大小：176128
    • 提供者：weixin_42097914

  1. 实验室：通过对Python 2.7和3.3+的试验来实现自信的重构-源码

  2. 实验室！ 一个Python库，用于通过在生产环境中进行测试来精心重构关键路径（受启发），并支持Python 2.7、3.3+ 为什么？ 一些代码块比其余代码更为关键。 实验室通过在生产中运行实验并验证结果来帮助我们重构重要的代码路径。 价值在于它能够给我们一种前所未有的信心。 通过实验，我们可以立即查看候选代码是否行为异常，同时我们建立了一个反馈循环，可以用来更快地收敛于正确性。 如果您想了解更多信息，我已经写了一篇博客文章：。 启发该项目的原始博客文章也值得一读： 。 安装 建议从

  3. 所属分类：其它

    • 发布日期：2021-02-24
    • 文件大小：21504
    • 提供者：weixin_42144201
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