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搜索资源列表

  1. DSP2812原理图精选

  2. 包含三个PDF格式的原理图（DSP2812官方原理图，开发板原理图，合众达28335开发板原理图），和两个protel99格式的原理图（自己开发DSP2812和FPGA系统项目原理图，DSP开发板原理图）。是学习和开发DSP，尤其是2812系统的参考设计。省去大家查询资料和摸索时间。

  3. 所属分类：硬件开发

    • 发布日期：2009-05-16
    • 文件大小：1048576
    • 提供者：lzj_myth

  1. 基于FPGA的数字钟设计报告

  2. EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言在EDA平台上设计一个电子数字钟，它的计时周期为24小时，显示满刻度为23时59分59秒，另外还具有校时功能和闹钟功能。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数和设置程序模块、比较器程序模块、三输入数据选择器程序模块、译码显示程序模块和拼接程序模块。并且使用QuartusII软件进行电路波形仿真，下载到EDA实验箱进行验证。该设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VH

  3. 所属分类：硬件开发

    • 发布日期：2009-06-10
    • 文件大小：540672
    • 提供者：shiyun123

  1. V5试验板原理图（FPGA）

  2. 21世纪工作室的试验板（花钱买的）， 21世纪工作室的试验板（花钱买的），

  3. 所属分类：硬件开发

    • 发布日期：2009-09-05
    • 文件大小：2097152
    • 提供者：king2323

  1. FPGA的设计流程步骤

  2. FPGA 设计流程:FPGA 设计人体分为设计输入、综合、功能仿真（前仿真） 、实现、时序仿真（后仿真） 、配置下载等六个步骤，设计流程如图 2 所示。下面分别介绍各个设计步骤。

  3. 所属分类：嵌入式

    • 发布日期：2009-11-15
    • 文件大小：126976
    • 提供者：stc1984

  1. 用FPGA实现FIR数字滤波器

  2. 用FPGA实现FIR数字滤波器，可能里面没怎么考虑到资源问题，只是实现了这个功能。先分别生成各个模块，最后用原理图的方式连接起来。ISE生成的文件不能全部上传。IP核做的ROM要自己生成，最后用原理图来搭（原理图和自己编的文件已经在里面了）。实现5M和30M的低通信号的滤波，采样频率为100M。以通过验证。

  3. 所属分类：硬件开发

    • 发布日期：2010-04-15
    • 文件大小：3072
    • 提供者：meimei1230

  1. 基于FPGA的数字时钟设计

  2. EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL和C语言在FPGA实验板上设计一个电子数字钟，它的计时周期为24小时，显示满刻度为23时59分59秒、。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数模块、处理器及外设模块，并且使用QuartusII运用VHDL语言对分频和计数两个模块进行硬件电路设计和电路波形仿真，运用sopc技术嵌入内核并创建了系统所需的外部设备FLASH和SRAM软件通过使用NiosII运用C语言进行编程然后下载到硬件电路中

  3. 所属分类：C

    • 发布日期：2010-06-16
    • 文件大小：1048576
    • 提供者：mavellous1986

  1. 台湾公司的FPGA开发板中文使用手册（带原理图）

  2. 台湾公司的FPGA开发板中文使用手册,cyclone系列开发板，最后附有原理图！

  3. 所属分类：硬件开发

    • 发布日期：2010-06-29
    • 文件大小：1048576
    • 提供者：iampeter1983

  1. FPGA（EP1C3T144原理图）

  2. 提供了FPGA EP1C3T144原理图,给出了详细的设计过程，按键、显示、下载、地址分配。学习起来很方便。

  3. 所属分类：硬件开发

    • 发布日期：2011-08-18
    • 文件大小：19456
    • 提供者：cwxinxin

  1. OV7670摄像头上位机软件配合使用硬件原理图

  2. OV7670摄像头上位机软件配合使用硬件原理图 （整套系统需要上位机软件，CY7C68013程序，FPGA程序）

  3. 所属分类：硬件开发

    • 发布日期：2011-08-22
    • 文件大小：750592
    • 提供者：czp365497604

  1. TPM （fpga图）设计图

  2. TPM （fpga图）设计图

  3. 所属分类：硬件开发

    • 发布日期：2012-03-26
    • 文件大小：141312
    • 提供者：pikachuzx

  1. FPGA轻松实现高速IO串口-Xilinx公司技术营销部制

  2. 介绍 I/O性能极限………………………………………………......................................................…………………….....1 针对I/O的数字设计解决方案………………………………………………………………………..……….………………….1 千兆位级串行技术介绍…………………………………………………………………………………………………………..1 数字电子通信的历史……………………………………………………………………………………

  3. 所属分类：硬件开发

    • 发布日期：2012-07-21
    • 文件大小：4194304
    • 提供者：wayne1025

  1. 基于FPGA的SPI串行外围接口接口设计

  2. （1）熟悉通信及通信接口相关方面的知识，学习并掌握SPI通信接口的结构，协议及原理。 （2）熟悉VERILOG语言及其开发环境ISE，使用该语言进行数字电路（FPGA）设计，慢慢深入VERILOG语言。 （3）设计流程图，状态图，并一步步用Verilog语言实现仿真验证I接口串口通信。 （4）采用实验板或自行设计电路进行调试，并采用相关仪器验证。 （5）系统整体调试、优化，或就某一部分进行优化并做深入的研究与扩展

  3. 所属分类：其它

    • 发布日期：2012-10-22
    • 文件大小：400384
    • 提供者：german010

  1. JESD204B的AXI时序分析（对比SRIO）

  2. 本人在写JESD204B的AXI4-Lite配置接口时，发现对端口时序的理解和常规的理解不一样，因此写这篇文章以作记录，具体如下。 1.1 写时序异常 按常规理解的时序图（参照SRIO）写出来的代码，ready是因，valid是果。在仿真时发现在时钟复位配置好后，ready信号并没有按想象中一样，会先拉高来等待输入数据。ready信号是一直为0的。 检查配置情况发现配置没有错误，然后对比JESD204B ip核的demo文件仿真图，发现ready信号要先等valid信号有效后才会输出一个时钟的

  3. 所属分类：硬件开发

    • 发布日期：2018-09-22
    • 文件大小：412672
    • 提供者：u014586651

  1. fpga的约束文件制作

  2. 记录下从射频子板到FPGA的约束文件制作，最终输出.xdc文件（截图），并在vivado中导入，即可！

  3. 所属分类：电信

    • 发布日期：2020-08-18
    • 文件大小：1048576
    • 提供者：joris30

  1. EDA/PLD中的使用FPGA底层编辑器一

  2. 在Place ＆ Route布局布线流程中双击【View／Edit Routed Design（FPGA Editor）】选项，出现图1所示的界面。在布局布线流程中运行底层编辑器与映射（Map）流程中执行的结果是有区别的，其中包含所有布线的详细信息。 　　图1  FPGA底层编辑器界面 　　（1）建立一个新的设计或打开一个原有设计，在建立一个新设计之前，需先关闭已打开的设计。  　　■在菜单栏中选择【File】→（New】命令建立一个新的设计，在【Design File】文本框中输入de

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：521216
    • 提供者：weixin_38654855

  1. EDA/PLD中的FPGA底层编辑器的用户界面

  2. 如图1所示，在【Processes for Source：…】窗口中选择【Implement Design】→【Map】－【 Manually Place＆Route（FPGA Editor）】命令，或在【Place ＆ Route】布局布线流程中执行【View／EditRouted Design（FPGA Editor）】命令，打开FPGA底层编辑器用户界面，如图2所示。 　　图1 选择打开FPGA底层编辑器用户界面的选项 　　图2 FPGA底层编辑器用户界面   　　FPGA底层

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：290816
    • 提供者：weixin_38663608

  1. EDA/PLD中的Actel推出业界首款用于可编程逻辑器件的4x4 mm封装（图）

  2. Actel公司宣布为其低功耗5μW IGLOO现场可编程门阵列 (FGPA) 推出焊球间距仅为0.4mm的4mm封装，是目前市场上体积最小的可编程逻辑器件封装，为业界发展奠下了重要的里程碑。全新封装的Actel器件与其现有小型8x8 mm 和 5x5 mm封装相辅相成，与其它竞争的可编程逻辑产品相比，新封装器件可为设计人员带来4倍更高的密度、3倍更多的I/O，以及减小尺寸达36%。这款新的IGLOO FPGA比玉米粒还要小，是智能电话、便携式媒体播放器、安全移动通信设备、遥控传感器、保安镜头和便

  3. 所属分类：其它

    • 发布日期：2020-12-01
    • 文件大小：74752
    • 提供者：weixin_38743119

  1. Actel推出业界首款用于可编程逻辑器件的4x4 mm封装（图）

  2. Actel公司宣布为其低功耗5μW IGLOO现场可编程门阵列 (FGPA) 推出焊球间距仅为0.4mm的4mm封装，是目前市场上体积的可编程逻辑器件封装，为业界发展奠下了重要的里程碑。全新封装的Actel器件与其现有小型8x8 mm 和 5x5 mm封装相辅相成，与其它竞争的可编程逻辑产品相比，新封装器件可为设计人员带来4倍更高的密度、3倍更多的I/O，以及减小尺寸达36%。这款新的IGLOO FPGA比玉米粒还要小，是智能电话、便携式媒体播放器、安全移动通信设备、遥控传感器、保安镜头和便携式

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：101376
    • 提供者：weixin_38623272

  1. 使用FPGA底层编辑器一

  2. 在Place ＆ Route布局布线流程中双击【View／Edit Routed Design（FPGA Editor）】选项，出现图1所示的界面。在布局布线流程中运行底层编辑器与映射（Map）流程中执行的结果是有区别的，其中包含所有布线的详细信息。 　　图1  FPGA底层编辑器界面 　　（1）建立一个新的设计或打开一个原有设计，在建立一个新设计之前，需先关闭已打开的设计。  　　■在菜单栏中选择【File】→（New】命令建立一个新的设计，在【Design File】文本框中输入de

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：831488
    • 提供者：weixin_38616359

  1. FPGA底层编辑器的用户界面

  2. 如图1所示，在【Processes for Source：…】窗口中选择【Implement Design】→【Map】－【 Manually Place＆Route（FPGA Editor）】命令，或在【Place ＆ Route】布局布线流程中执行【View／EditRouted Design（FPGA Editor）】命令，打开FPGA底层编辑器用户界面，如图2所示。 　　图1 选择打开FPGA底层编辑器用户界面的选项 　　图2 FPGA底层编辑器用户界面   　　FPGA底层

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：494592
    • 提供者：weixin_38710524
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