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搜索资源列表

  1. verilog实现计数器和分频器

  2. verilog实现计数器和分频器，是初学者可以参考的。 计数器是分方向控制的，分频可以实现偶数分频和奇数分频

  3. 所属分类：硬件开发

    • 发布日期：2011-07-21
    • 文件大小：841728
    • 提供者：huha3550

  1. 经典半分频讲解和示例

  2. 经典半分频讲解和示例，希望各位朋友和同学有帮助

  3. 所属分类：硬件开发

    • 发布日期：2012-08-28
    • 文件大小：322560
    • 提供者：huajinlou55

  1. 分频器课程设计

  2. 树控分频器的功能就是输入端为音阶的数值，该数值即为该音阶的分频预置值，分频预置值控制分频模块进行分频，由此可得到每个音阶对应的频率，发出不同的声音，扩展可做为电子琴的一个模块。引脚自行配置

  3. 所属分类：数据库

    • 发布日期：2013-04-08
    • 文件大小：188
    • 提供者：u010217012

  1. Verilog分频器设计

  2. 基于Verilog的分频器设计，分频器是FPGA设计中使用频率非常高的基本单元之一

  3. 所属分类：C/C++

    • 发布日期：2013-06-24
    • 文件大小：77824
    • 提供者：u011184659

  1. EDA 任意整数分频分频器

  2. 非常经典的一款分频程序，绝对实用 功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。 其中F_DIV为分频系数，分频系数范围为1~2^n (n=F_DIV_WIDTH) 若要改变分频系数，改变参数F_DIV或F_DIV_WIDTH到相应范围即可。 若分频系数为偶数，则输出时钟占空比为50%； 若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分 频系数（当输入为50%时，输出也是50%）。

  3. 所属分类：硬件开发

    • 发布日期：2013-08-14
    • 文件大小：2048
    • 提供者：sysk_msk_by

  1. 基于FPGA的分频器设计

  2. 基于FPGA的分频器设计 1）系统时钟1MHz； 2）要求能产生2分频～16分频信号，分频系数步进值为1； 3）“分频系数置数”按钮每按一次，分频系数增加1，增加到16后如果再次按下“分频系数置数”按钮，分频系数回归到2；置数结束后，按下“启动”按钮，系统按照指定的分频系数生成分频信号； 4）n分频后，“1”电平持续的时间要求1～n-1可调，步进值1； 5）“占空系数置数”按钮每按一次，“1”电平持续时间增加1，增加到n-1后如果再次按下“分频系数置数”按钮，“1”电平持续时间回归到1；再按下

  3. 所属分类：专业指导

    • 发布日期：2014-01-10
    • 文件大小：1048576
    • 提供者：seaeastlee

  1. 基于FPGA的通用可控分频器的设计

  2. 所有资源已经打包上传，很好的学习资料。 基于FPGA的分频器设计 1）系统时钟1MHz； 2）要求能产生2分频～16分频信号，分频系数步进值为1； 3）“分频系数置数”按钮每按一次，分频系数增加1，增加到16后如果再次按下“分频系数置数”按钮，分频系数回归到2；置数结束后，按下“启动”按钮，系统按照指定的分频系数生成分频信号； 4）n分频后，“1”电平持续的时间要求1～n-1可调，步进值1； 5）“占空系数置数”按钮每按一次，“1”电平持续时间增加1，增加到n-1后如果再次按下“分频系数置数”

  3. 所属分类：专业指导

    • 发布日期：2014-01-10
    • 文件大小：2097152
    • 提供者：seaeastlee

  1. Verilog_实现任意占空比、任意分频的方法

  2. 这个是用verilog实现任意分频和占空比的一篇文档，分频在FPGA设计中很常见，需要掌握其分频原理

  3. 所属分类：IT管理

    • 发布日期：2014-05-25
    • 文件大小：1048576
    • 提供者：u010830004

  1. vhdl分频器

  2. vhdl分频程序点亮led，分频值较大，可以自行更改试用

  3. 所属分类：其它

    • 发布日期：2014-12-21
    • 文件大小：289792
    • 提供者：noreall

  1. 基于verilog的小数分频

  2. 这是一个基于verilog的小数分频，在FPGA开发设计中，分频模块必不可少的会用到。

  3. 所属分类：其它

    • 发布日期：2015-03-19
    • 文件大小：299008
    • 提供者：u010830004

  1. verilog实现分频器.docx

  2. 分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。 　早期的分频器多为正弦分频器，随着数字集成电路的发展，脉冲分频器（又称数字分频器）逐渐取代了正弦分频器。 下面以Verilog HDL 语言为基础介绍奇偶分频的分频器。

  3. 所属分类：硬件开发

    • 发布日期：2020-04-22
    • 文件大小：36864
    • 提供者：syrg520

  1. 信号波形合成仪（分频，滤波，移相，放大，叠加）

  2. 电子设计大赛作品（具体涉及到通过晶振产生方波，然后分别通过，分频滤波，移相，放大，叠加）

  3. 所属分类：硬件开发

    • 发布日期：2011-08-23
    • 文件大小：176128
    • 提供者：ys1115

  1. 教你分频器作用及如何选择分频点

  2. 分频器的作用: 在一个扬声器系统里，人们把箱体、分频电路、扬声器单元称为扬声器系统的三大件，而分频电路对扬声器系统能否高质量地还原电声信号起着极其重要的作用。尤其在中、高频部分，分频电路所起到的作用就更为明显。

  3. 所属分类：其它

    • 发布日期：2020-08-19
    • 文件大小：45056
    • 提供者：weixin_38732811

  1. 10~37 GHz CMOS四分频器的设计

  2. 先容一种超高速，宽分频范围的四分频器的设计。后仿真结果表明该四分频器的最高工作频率为37 GHz，当输进信号的幅度为300 mV时，分频范围为27 GHz。在电源电压为1．2 V，工作在37 GHz时，该电路的功耗小于30 mW。该四分频器可应用于光纤通讯和其他超高速电路。

  3. 所属分类：其它

    • 发布日期：2020-08-27
    • 文件大小：179200
    • 提供者：weixin_38663193

  1. 基于FPGA的可消除高频非线性的动态分频鉴相器

  2. 提出了一种可消除高频非线性的动态分频鉴相器的结构和实现方法，输入信号经波形变换后，利用FPGA进行分频，并通过8位拨码开关来设置1~255不同的分频系数，分频后通过数字鉴相器、低通滤波器和调理放大电路实现鉴相。这种设计不仅大大提高了鉴相范围和灵敏度，而且消除了高频非线性化现象。实验表明，该数字鉴相器输入频率范围200 kHz~100 MHz，鉴相范围-510 π~+510 π，线性度优于±1.5%，同时具有根据不同应用需求进行动态分频的特点。

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：527360
    • 提供者：weixin_38746926

  1. 基于CPLD/FPGA的半整数分频器的设计实例

  2. 在数字逻辑电路设计中，分频器是一种基本电路。通常用来对某个给定频率进行分频，以得到所需的频率。整数分频器的实现非常简单，可采用标准的计数器，也可以采用可编程逻辑器件设计实现。

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：104448
    • 提供者：weixin_38589150

  1. 基于FPGA的双模前置小数分频器的设计

  2. 频率合成技术是现代通讯系统的重要组成部分，他将一个高稳定和高准确度的基准频率，经过四则运算，产生同样稳定度和基准度的频率。分频器是集成电路中最基础也是最常用的电路。整数分频器的实现比较简单，可采用标准的计数器或可编程逻辑器件设计实现。但在某些场合下，时钟源与所需的频率不成整数倍关系，此时可采用小数分频器进行分频。本文利用VerilogHDL硬件描述语言的设计方式，通过ModelSimSE开发软件进行仿真，设计基于FPGA的双模前置小数分频器。随着超大规模集成电路的发展，利用FPGA小数分频合成技

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：150528
    • 提供者：weixin_38731123

  1. 基础电子中的教你如何选择分频点

  2. 1 考虑中低单元指向性实用边界频率f=345/d（d=单元振膜有效直径）。通常8”单元的边界频率为2k，6.5”单元的边界频率为2.7k，5”单元为3.4k，4”单元为4.3k。也就是说使用上述单元，其分频点不能大于各单元所对应的实用边界频率。 　　2 从高音单元谐振频率考虑，分频点应大于三倍的谐振频率。也就是说从高音单元的角度出发，通常分频点应大于2.5k。 　　3 考虑中低音单元高端响应Fh，通常分频点不应大于1/2 Fh。 实际上，二分频音箱上述条件很难得到同时满足。这时设计者应在这三

  3. 所属分类：其它

    • 发布日期：2020-11-05
    • 文件大小：35840
    • 提供者：weixin_38514620

  1. CoolRunner-II器件的时钟分频器模块

  2. 在CoolRunner-Ⅱ器件中，嵌入了时钟分频器(Clock Dividr)模块(XC2C128以⊥的器件)，如图1所示．该佼块为独立的硬核，不占用器件中的宏单元，分频系数为2、4、6、8 lO 12、占空比为50％且延迟非常小(典型值为50 ps)。 　　图１　时钟分频器模块 　　需要分频的时钟信号由全局时钟输入脚(GCK2)输入，尽管分频系数为鸭数倍，但是可利用CootRunne-Ⅱ器件巾双沿触发器功能．也可实砚奇数的时钟分频，如实现时钟的3分频，如图2所示。 　　图２　３分

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：113664
    • 提供者：weixin_38736562

  1. EDA/PLD中的EDA典型单元电路的分频电路的设计

  2. 在基于EDA技术的数字电路系统设计中，分频电路应用得十分广泛，常常使用分频电路来得到数字系统中各种不同频率的控制信号。所谓分频电路，就是将一个给定的频率较高的数字输入信号，经过适当的处理后，产生一个或数个频率较低的数字输出信号。分频电路本质上是加法计数器的变种，其计数值由分频常数N=fin/fout决定，其输出不是一般计数器的计数结果，而是根据分频常数对输出信号的高、低电平进行控制。 　　【例1】设计一个将1 kHz的方波信号变为正、负周不等的50 Hz信号的分频电路的VHDL程序，并使用MA

  3. 所属分类：其它

    • 发布日期：2020-11-16
    • 文件大小：546816
    • 提供者：weixin_38564718
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