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  1. 电子时钟VHDL程序与仿真

  2. 用VHDL语言电子钟的实现与仿真,1. 10进制计数器设计与仿真 2. 6进制计数器设计与仿真3. 6进制计数器设计与仿真4. 译码器设计5. 顶层设计与仿真
  3. 所属分类:嵌入式

    • 发布日期:2009-07-14
    • 文件大小:117760
    • 提供者:stone5513531
  1. 74系列芯片名称及解释

  2. 74系列芯片名称及解释 型号 内容 ---------------------------------------------------- 74ls00 2输入四与非门 74ls01 2输入四与非门 (oc) 74ls02 2输入四或非门 74ls03 2输入四与非门 (oc) 74ls04 六倒相器 74ls05 六倒相器(oc) 74ls06 六高压输出反相缓冲器/驱动 器(oc,30v) 74ls07 六高压输出缓冲器/驱动器(oc,30v) 74ls08 2输入四与门 74ls09
  3. 所属分类:嵌入式

    • 发布日期:2009-07-27
    • 文件大小:11264
    • 提供者:txwlltt
  1. 10进制计数器vhdl程序设计报告

  2. 10进制计数器 vhdl程序 quartus仿真 带进位复位功能
  3. 所属分类:嵌入式

    • 发布日期:2009-09-16
    • 文件大小:290816
    • 提供者:kimitace
  1. 10进制从80到50的递减循环计数器

  2. 本实验的功能为:10进制从80-50的计数器,2次/秒,这里的clk为50MHZ,一秒一次需要外加分频功能
  3. 所属分类:硬件开发

    • 发布日期:2010-03-09
    • 文件大小:444416
    • 提供者:sheafh
  1. 74LS系列集成块功能介绍

  2. 74LS系列集成块功能介绍 74ls00 2输入四与非门 74ls01 2输入四与非门 (oc) 74ls02 2输入四或非门 74ls03 2输入四与非门 (oc) 74ls04 六倒相器 74ls05 六倒相器(oc) 74ls06 六高压输出反相缓冲器/驱动器(oc,30v) 74ls07 六高压输出缓冲器/驱动器(oc,30v) 74ls08 2输入四与门 74ls09 2输入四与门(oc) 74ls10 3输入三与非门 74ls11 3输入三与门 74ls12 3输入三与非门 (oc
  3. 所属分类:其它

    • 发布日期:2010-03-29
    • 文件大小:14680064
    • 提供者:xue041480
  1. 电子时钟VHDL程序与仿真

  2. 源程序 VHDL 电子时钟 1. 10进制计数器设计与仿真 (1)10进制计数器VHDL程序 --文件名:counter10.vhd。 --功能:10进制计数器,有进位C --最后修改日期:2004.3.20 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity counter10 is Port ( clk : in st
  3. 所属分类:嵌入式

    • 发布日期:2010-05-24
    • 文件大小:117760
    • 提供者:fengfly2006
  1. 数字电子时钟课程设计报告

  2. 要点在于用555芯片连接输出为一秒的多谐振荡器用于时钟的秒脉冲,用74LS160(10进制计数器)74LS00(与非门芯片)等连接成60和24进制的计数器,再通过七段数码管显示,构成了简单数字电子钟。
  3. 所属分类:嵌入式

    • 发布日期:2010-07-12
    • 文件大小:1048576
    • 提供者:yumingy719
  1. eda 8位10进制频率计数器

  2. 基于quartus II 的八位10进制计数器,共一个顶层文件和两个底层文件,有图形设计法和代码设计法,解压后直接打开工程文件即可。
  3. 所属分类:其它

    • 发布日期:2011-11-05
    • 文件大小:745472
    • 提供者:lineter
  1. FPGA 10进制计数器

  2. FPGA 10进制计数器 VHDL语言 FPGA 10进制计数器 VHDL语言
  3. 所属分类:其它

    • 发布日期:2011-11-10
    • 文件大小:405504
    • 提供者:shapenghao
  1. 10进制计数器

  2. 10进制计数器,verilog编的
  3. 所属分类:其它

    • 发布日期:2011-11-30
    • 文件大小:500
    • 提供者:qq13017537296
  1. eda-10进制计数器

  2. vhdl语言描述10进制计数器,两层叠加可以完成100以内数据计数
  3. 所属分类:硬件开发

    • 发布日期:2012-11-21
    • 文件大小:641
    • 提供者:csliuzn
  1. 10进制计数器VHDL代码

  2. 10进制计数器VHDL代码 Library IEEE; Use IEEE.STD_LOGIC_1164.ALL; Use IEEE.STD_LOGIC_UNSIGNED.ALL; entity counter_10 is Port( reset : in std_logic; clock : in std_logic; num_out : out std_logic_vector(3 downto 0) ); end counter_10; architecture Behavior of c
  3. 所属分类:硬件开发

    • 发布日期:2012-12-23
    • 文件大小:598
    • 提供者:whzxcvbnm
  1. 10进制加减计数器状态机的VHDL设计

  2. 10进制加减计数器状态机的VHDL设计,有源程序的
  3. 所属分类:其它

    • 发布日期:2013-04-20
    • 文件大小:58368
    • 提供者:u010375888
  1. 10进制计数器

  2. 10进制计数器
  3. 所属分类:讲义

    • 发布日期:2014-06-01
    • 文件大小:1024
    • 提供者:sinat_16038301
  1. 10进制计数器

  2. 10进制计数器
  3. 所属分类:讲义

    • 发布日期:2014-06-01
    • 文件大小:1024
    • 提供者:asdxian
  1. 按键计数器+按键去抖(Verilog HDL)

  2. 基于Quartus13.0的EDA实验程序, 1. 设计一个10进制计数器,用七段数码管显示计数器的数值, 以开发板上1个按键作为计数器的时钟输入,按键每按动 一次,相当于产生“一个时钟脉冲”,观察开关抖动情况。 2. 设计一个去抖电路,按键信号经去抖以后再作为计数器的 时钟输入,观察去抖效果。
  3. 所属分类:其它

    • 发布日期:2018-05-10
    • 文件大小:3145728
    • 提供者:qq_28662831
  1. 基于74LS161置数法和复位法设计八进制,二十五进制

  2. 基于multisim14.0 软件中的74LS161芯片,分别置数法和复位法设计了八进制,二十五进计数器,原理清晰,仿真通过,包含仿真文件。。 。
  3. 所属分类:其它

    • 发布日期:2020-06-16
    • 文件大小:505856
    • 提供者:qq_46713618
  1. 2-80 同步10进制加法计数器.ms9

  2. 基于Multisim软件的同步10进制加法计数器,采用的芯片是74ls76D,Multisim软件是10以上均可以使用
  3. 所属分类:其它

    • 发布日期:2020-06-25
    • 文件大小:111616
    • 提供者:da1waiwai
  1. FPGA-VHDL实现10进制减法计数器,带清零和置数

  2. 使用VHDL实现10进制减法计数器,有以下功能: (1)开发平台为ISE14.7 (2)代码已例化,分为顶层文件和三个模块:分频器、计数器、数码管。 (3)计数器具有清零和置数的功能。
  3. 所属分类:嵌入式

    • 发布日期:2021-01-02
    • 文件大小:2097152
    • 提供者:aruewds
  1. 基于集成计数器的N进制计数器设计与仿真

  2. 计数器是一种重要的时序逻辑电路,广泛应用于各类数字系统中。介绍以集成计数器74LS161和74LS160为基础,用归零法设计N进制计数器的原理与步骤。用此方法设计了3种36进制计数器,并用Multisim10软件进行仿真。计算机仿真结果表明设计的计数器实现了36进制计数的功能。基于集成计数器的N进制计数器设计方法简单、可行,运用Multisim 10进行电子电路设计和仿真具有省时、低成本、高效率的优越性。
  3. 所属分类:其它

    • 发布日期:2021-01-31
    • 文件大小:731136
    • 提供者:weixin_38714641
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