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  1. 25G高速无源通道的设计挑战

  2. 高速无源通道的设计提供参考,不错的资料,
  3. 所属分类:硬件开发

    • 发布日期:2011-11-27
    • 文件大小:945152
    • 提供者:guanghuisky
  1. 25G高速无源通道的设计挑战_Fastprint

  2. 25G高速无源通道的设计,超高速信道设计,非常宝贵的资料
  3. 所属分类:其它

    • 发布日期:2011-12-18
    • 文件大小:945152
    • 提供者:li2006126204
  1. 25G高速无源通道的设计

  2. 25G高速无源通道快速入门指南,轻松挑战25G
  3. 所属分类:其它

    • 发布日期:2012-01-05
    • 文件大小:945152
    • 提供者:king365365
  1. 25G高速无源通道的设计挑战

  2. 25G高速无源通道的设计挑战_Fastprint
  3. 所属分类:制造

    • 发布日期:2012-01-09
    • 文件大小:945152
    • 提供者:sen198
  1. 25G高速无源通道的设计挑战

  2. 兴森快捷25GHz高速PCB设计参考,供超高速电路设计人员参考
  3. 所属分类:硬件开发

    • 发布日期:2012-02-19
    • 文件大小:945152
    • 提供者:smarthc
  1. 25G高速无源通道的设计挑战

  2. 25G高速无源通道的设计,对高速PCB设计非常有用
  3. 所属分类:硬件开发

    • 发布日期:2012-02-27
    • 文件大小:945152
    • 提供者:zbzyz789
  1. 25G高速无源通道的设计

  2. 当高速串行信号速率急速增进到25Gbps后,发射端和接收端的信号处理将更加复杂。由于传输的信号仍然是NRZ 码型,发射端采用3抽头(tap)的预加重,接收端采用3抽头以上的CTLE和DFE两级均衡来克服通道上的损耗。而要最优化配置发射端和接收端的均衡,则需了解到通道的损耗情况。设计者只需要考虑到影响损耗的各种因素,做好充分的仿真和测试,便可以做到通道可控,包括大家所熟悉的阻抗控制、损耗控制和串扰控制。设计出的通道不仅要满足规范,而且还要留有充足的裕量。这样不仅不会给有源部分造成压力,而且还会为未
  3. 所属分类:其它

    • 发布日期:2020-10-21
    • 文件大小:486400
    • 提供者:weixin_38628953
  1. 25G高速无源通道的设计挑战

  2. OIF CEI-11G LR和10G Base KR规范已发布了好几年。随着100Gbps标准的不断演进,出于互连密度和功耗的考虑,单通道的速率也逐渐从10Gbps演变为更高的速率。比如OIF CEI-25G LR就试图将单通道的速率从11Gbps提高到25Gbps,与此同时,将功耗限制在前一版本的1.5倍以内。虽然CEI-25G LR并未被正式发布,但一些最基本的通道参数却已在草案中被基本确定下来。在SerDes厂商和无源通道厂商的不懈推动下,10Gbps+的速率被不断地刷新。一些半导体厂商先
  3. 所属分类:其它

    • 发布日期:2020-10-21
    • 文件大小:250880
    • 提供者:weixin_38641876