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  1. 32位超前进位加法器（Verilog）

  2. 32位超前进位加法器（Verilog HDL），由8个四位超前进位生成。

  3. 所属分类：其它

    • 发布日期：2009-11-26
    • 文件大小：23552
    • 提供者：gaolijing

  1. 计算机组成原理——Verilog语言实现的32位并行加法器

  2. 用并行方法实现的加法器，比一般的串行方法更加高效。Verilog语言实现。

  3. 所属分类：专业指导

    • 发布日期：2009-12-25
    • 文件大小：53248
    • 提供者：amyamyamy1989

  1. 32位二进制快速进位加法器 VHDL 源代码

  2. 32位二进制快速进位加法器 VHDL 源代码 32位二进制快速进位加法器 VHDL 源代码

  3. 所属分类：其它

    • 发布日期：2010-01-26
    • 文件大小：6144
    • 提供者：fubo200511

  1. Verilog HDL 64位并行加法器

  2. 采用verilog编写，包含测试代码，可以选择实现8位、16位、32位、64位的加法。

  3. 所属分类：其它

    • 发布日期：2010-02-05
    • 文件大小：810
    • 提供者：daoxia07

  1. VHDL 32位超前进位加法器

  2. 包括4位超前几位加法器，32位超前进位加法器及测试程序和电路图

  3. 所属分类：其它

    • 发布日期：2010-05-01
    • 文件大小：257024
    • 提供者：xvlei_2417

  1. verilog语言实现32位加法器

  2. 这是用verilog语言实现的32位并行加法器代码，实验可能运行有错误。。。。

  3. 所属分类：其它

    • 发布日期：2010-06-11
    • 文件大小：53248
    • 提供者：zsdxjj

  1. 32位加法器 lookahead算法 verilog

  2. 32位加法器 lookahead算法 verilog 先实现4位，再实现4*8=32位

  3. 所属分类：其它

    • 发布日期：2010-08-14
    • 文件大小：2048
    • 提供者：tonypeng030409

  1. 32位浮点加法器源代码

  2. 32位浮点加法器VHDL源代码部分，双精度

  3. 所属分类：C/C++

    • 发布日期：2011-07-15
    • 文件大小：18432
    • 提供者：jacking999

  1. 32位快速加法器(Verilog)

  2. 32位超前进位快速加法器 经过Isim仿真测试正确的32位超前加法器 编写语言Verilog-HDL 基于zhaohongliang代码 修改了其中部分有问题的模块

  3. 所属分类：硬件开发

    • 发布日期：2011-11-02
    • 文件大小：4096
    • 提供者：teresa_no1

  1. 32位快速加法器源代码（Verilog）

  2. 32位超前进位快速加法器 经过Isim仿真测试正确的32位超前加法器 编写语言Verilog-HDL 基于zhaohongliang代码 修改了其中部分有问题的模块

  3. 所属分类：嵌入式

    • 发布日期：2011-11-02
    • 文件大小：4096
    • 提供者：teresa_no1

  1. 32位进位选择加法器

  2. verilog HDL 32位选择进位加法器 （快速加法器）

  3. 所属分类：专业指导

    • 发布日期：2011-11-22
    • 文件大小：2048
    • 提供者：zju_zjb

  1. 基于流水线的32位KS树加法器

  2. 自己课程上写的一个32位流水线KS树加法器，可以跑到600Mhz,已经综合过并进行了布局布线，文件为Verilog代码

  3. 所属分类：硬件开发

    • 发布日期：2012-06-09
    • 文件大小：4096
    • 提供者：forrestshang1

  1. 32位加法器 verilog代码

  2. 32位加法器 verilog代码 其中还包含全加器、四位加法器的代码

  3. 所属分类：专业指导

    • 发布日期：2012-12-29
    • 文件大小：4096
    • 提供者：sujubyi

  1. verilog 编写的32位加减法器

  2. 用Verilog编写的32位加减法器，有nclaunch 仿真功能图，有design_vision 的门级仿真结果，代码提供了两种基础加法器架构：逐位进位加法器和超前进位加法器，值得学习。

  3. 所属分类：硬件开发

    • 发布日期：2013-04-23
    • 文件大小：1048576
    • 提供者：feng37140122

  1. 32位加法器

  2. 32位的加法器，仿真可用。VHDL语言实现

  3. 所属分类：嵌入式

    • 发布日期：2014-05-12
    • 文件大小：528
    • 提供者：h_gzs

  1. 32位超前进位加法器设计verilog

  2. 32位超前进位加法器设计verilog 分成几个部分啊

  3. 所属分类：讲义

    • 发布日期：2014-12-29
    • 文件大小：2048
    • 提供者：qq_24910347

  1. 32位进位选择加法器

  2. 32位进位选择加法器，内含4位加法器、选择器等模块，成功实现32位的进位选择加法，快速有效.rar

  3. 所属分类：嵌入式

    • 发布日期：2016-01-02
    • 文件大小：2048
    • 提供者：sinat_27354593

  1. 32位加法器.rar

  2. 内含32位，8位，4位加法器的vhd文件和验证32位加法器的波形图vwf文件，刚做完实验都能成功运行

  3. 所属分类：专业指导

    • 发布日期：2020-05-29
    • 文件大小：4096
    • 提供者：zyNTXZ

  1. 32位单级先行进位加法器

  2. 有测试文件，代码准确无错。单级先行进位加法器又名局部先行进位加法器（Partial Carry Lookahead Adder）。实现全先行进位加法器的成本太高，一般通过连接一些4或8位的先行进位加法器，形成更多位的局部先行进位加法器。如图4所示为通过级联4个8位的先行进位加法器，构成32位单级先行进位加法器。

  3. 所属分类：硬件开发

    • 发布日期：2020-11-03
    • 文件大小：617472
    • 提供者：qq_45861449

  1.  基于选择进位32位加法器的硬件电路实现

  2. 为了缩短加法电路运行时间，提高FPGA运行效率，利用选择进位算法和差额分组算法用硬件电路实现32位加法器，差额分组中的加法单元是利用一种改进的超前进位算法实现，选择进位算法可使不同的分组单元并行运算，利用低位的运算结果选择高位的进位为1或者进位为零的运算结果，节省了进位选择等待的时间，最后利用XILINX进行时序仿真，在FPGA上进行验证，可稳定运行在高达50兆的频率，理论分析与计算机仿真表明该算法切实可行、有效并且易于实现。

  3. 所属分类：其它

    • 发布日期：2021-01-30
    • 文件大小：768000
    • 提供者：weixin_38702726
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