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搜索资源列表

  1. 4位二进制数乘法器的FPGA实现

  2. 乘法器是数字系统中的基本逻辑器件，在很多应用中都会出现如各种滤波器的设计、矩阵的运算等。乘法器的设计方法很多，和加法器一样它可以认为是一个组合电路。本实验借助于FPGA设计一个通用的4位乘法器，开发软件为Xilinx的ISE10。还需要安装第三方仿真软件，如ModelSim等，选用芯为Spartan2。通过对乘法器的设计明白FPGA开发的优越性和整个FPGA的开发流程。

  3. 所属分类：硬件开发

    • 发布日期：2009-05-17
    • 文件大小：2097152
    • 提供者：tangyunduan

  1. vhdl的4位乘法器程序

  2. vhdl语言, 4位乘法器程序 用Quartus Π的VHDL语言实现乘法器的基本流程，包括设计输入、综合、适配、仿真测试等方法

  3. 所属分类：嵌入式

    • 发布日期：2009-08-21
    • 文件大小：4096
    • 提供者：welin111

  1. 学会VHDL电子设计流程 4位乘法器的设计

  2. 一、实训目的 1学会LOOP语句的使用 2熟悉库及程序包的内容 二、实训原理 四位二进制乘法采用移位相加的方法。即用乘数的各位数码，从高位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次得到的部分积左移一位并与第二次得到的部分积相加，将加得的和左移一位再与第三次得到的部分积相加，再将相加的结果左移一位与第四次得到的部分积相加，直到所的部分积都被加过一次

  3. 所属分类：专业指导

    • 发布日期：2009-11-03
    • 文件大小：22528
    • 提供者：zhangyuegen

  1. 数字电路课程设计四位串行乘法器

  2. 实验内容： 题目： 4位并行乘法器的电路设计与仿真 功能要求： 1. 实现4位串行乘法器的电路设计; 2. 带异步清零端； 3. 输出为8位； 4. 单个门延迟设为5 ns。 5. 设要有完整的组合逻辑电路设计步骤； 6. 每一步骤完成要正确合理； 7. 设计电路时分模块测试。 及实验结果都有在内

  3. 所属分类：嵌入式

    • 发布日期：2009-12-28
    • 文件大小：231424
    • 提供者：sejin0908

  1. 4*4位阵列乘法器设计

  2. 4*4位阵列乘法器设计 　用 CPLD 来设计一个 4 ×4 位乘法器，相对于画电路图输入，用 ABEL 语言描述是比较方便的。其算式如下（其中括号中的数字表示在 ABEL 源程序描述中的功能块调用编号）： a3 a2 a1 a0 × b3 b2 b1 b0 ---------------------------------------------------------------------------------------------------------- a3b0(10) a2b

  3. 所属分类：专业指导

    • 发布日期：2013-03-03
    • 文件大小：379904
    • 提供者：nctm1990

  1. verilog实现的4位逐次进位乘法器

  2. 利用verilog语言实现了逐次进位乘法器，延时达到3.549ns，资源使用了24个LUT

  3. 所属分类：硬件开发

    • 发布日期：2013-05-05
    • 文件大小：757
    • 提供者：lujin0808

  1. verilog实现的4位节省进位乘法器

  2. 利用verilog实现的四位节省进位乘法器，最大延时为3.372ns，资源为16个LUT

  3. 所属分类：硬件开发

    • 发布日期：2013-05-05
    • 文件大小：2048
    • 提供者：lujin0808

  1. EDA 实验报告

  2. 大学课程中eda实验的实验报告，主要是关于4位乘法器的内容，有相关的代码图片及文字，比较全面。

  3. 所属分类：专业指导

    • 发布日期：2013-05-28
    • 文件大小：23552
    • 提供者：u010781649

  1. 2进制4位乘法器

  2. 2进制4位乘法器源代码 编码简单易懂 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;

  3. 所属分类：专业指导

    • 发布日期：2014-03-27
    • 文件大小：1024
    • 提供者：flaviozhang

  1. 4位乘法器的设计

  2. 4位二进制乘法器电路

  3. 所属分类：专业指导

    • 发布日期：2014-05-24
    • 文件大小：31744
    • 提供者：wh941114

  1. 用vhdl编写的四位乘法器

  2. 用vhdl编写的四位乘法器，完成两个4位二进制数相乘

  3. 所属分类：其它

    • 发布日期：2008-10-16
    • 文件大小：4096
    • 提供者：zhaoyufeng007

  1. 基于门逻辑的四位乘法器

  2. 用verilog写的纯门逻辑的4个四bit的数相乘的乘法器，流水线设计，仿真正确！

  3. 所属分类：硬件开发

    • 发布日期：2014-08-29
    • 文件大小：6291456
    • 提供者：u010738852

  1. verilog 4位乘法器

  2. Verilog 4位乘法器设计实现4位二进制数的乘法运算

  3. 所属分类：硬件开发

    • 发布日期：2014-10-26
    • 文件大小：655
    • 提供者：zxccxzzxccxzz

  1. 基于VHDL的4位二进制乘法器

  2. 用VHDL语言做的4位二进制乘法器，编写用的是QuartusII软件。调用了寄存器，加法器，计数器。外加状态机，用原理图实现顶层的编写。

  3. 所属分类：其它

    • 发布日期：2009-01-17
    • 文件大小：265216
    • 提供者：u011053275

  1. 16位乘法器的编写

  2. 4*4 16位无符号位的乘法器， 编写逻辑是按照算数运算来执行的 分为4行分别计算 ，然后移位相加，得出结果

  3. 所属分类：专业指导

    • 发布日期：2018-07-31
    • 文件大小：5242880
    • 提供者：qq_29639535

  1. multisim 原码阵列乘法器.ms14

  2. 任务： 1、通过multisim仿真平台，设计一个能计算含符号位的5位阵列乘法器，即内部为一个4×4阵列乘法器，符号位单独处理，如图6所示。 2、输入为两个5位含符号位的原码，输出结果亦是含符号位的原码。 图6 5×5阵列乘法器 要求： 1、能够正确输入两个5位（含符号位）的原码，并进行计算，得到正确的结果。 2、验证结果，输入两个均为原码的数据，验证并得到正确的仿真结果。 3、通过指示灯或者数码管显示为输入和输出的数据。

  3. 所属分类：互联网

    • 发布日期：2020-07-05
    • 文件大小：1048576
    • 提供者：weixin_39444707

  1. 补码阵列乘法器

  2. 1、通过multisim仿真平台设计一个能计算含符号位的4位乘法器，即内部为一个3×3阵列乘法器，符号位单独处理，如图7所示。 2、输入为两个4位含符号位的补码数，输出结果亦是含符号位的数补码。 图7带求补级的阵列乘法器方框图 要求： 1、能够正确输入两个4位（含符号位）的补码，并通过计算得到正确的结果。 2、验证结果，输入两个均为补码的数据，验证并得到正确的仿真结果。 3、通过指示灯或者数码管显示为输入和输出的数据。

  3. 所属分类：互联网

    • 发布日期：2020-07-05
    • 文件大小：1048576
    • 提供者：weixin_39444707

  1. 定点补码一位乘法器的设计.rar

  2. （1）用[X]补×[Y]补直接求[X×Y]补 讨论当相乘的两个数中有一个或二个为负数的情况，在讨论补码乘法运算时，对被乘数或部分积的处理上与原码乘法有某些类似，差别仅表现在被乘数和部分积的符号位要和数值一起参加运算。 若[Y]补=Y0Y1Y2…Yn 当Y0为1时，则有Y=－1＋Yi×2-i 故有 X×Y=X×Yi×2-1－X当Y为负值时，用补码乘计算[X×Y]补，是用[X]补乘上[Y]补的数值位，而不理[Y]补符号位上的1，乘完之后，在所得的乘积中再减X，即加－[X]补。实现补码乘法的

  3. 所属分类：其它

    • 发布日期：2020-07-11
    • 文件大小：258048
    • 提供者：u012429555

  1. 4位乘法器vhdl程序

  2. VHDL全名Very-High-Speed Integrated Circuit Hardware Descr iption Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。 VHDL和Verilog作为IEEE的工业标准硬件描述语言，得到众多EDA公司支持，在电子工程领域，已成为事实上的通用硬件描述语言。

  3. 所属分类：其它

    • 发布日期：2020-08-14
    • 文件大小：27648
    • 提供者：weixin_38625192

  1. 4乘4原码阵列乘法器

  2. 任务： 1、通过multisim仿真平台，设计一个能计算含符号位的5位阵列乘法器，即内部为一个4×4阵列乘法器，符号位单独处理，如图6所示。 2、输入为两个5位含符号位的原码，输出结果亦是含符号位的原码。 图6 5×5阵列乘法器 要求： 1、能够正确输入两个5位（含符号位）的原码，并进行计算，得到正确的结果。 2、验证结果，输入两个均为原码的数据，验证并得到正确的仿真结果。 3、通过指示灯或者数码管显示为输入和输出的数据。

  3. 所属分类：Java

    • 发布日期：2020-12-16
    • 文件大小：2097152
    • 提供者：weixin_43556082
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