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搜索资源列表

  1. 60进制计数器 时钟电路

  2. 60进制计数器 Proteus仿真 7.4以上版本打开

  3. 所属分类：嵌入式

    • 发布日期：2010-01-06
    • 文件大小：81920
    • 提供者：fc7758258

  1. 60进制和24进制计数器基于VHDL语言编写

  2. 60进制和24进制计数器基于VHDL语言编写 60进制和24进制计数器基于VHDL语言编写

  3. 所属分类：C/C++

    • 发布日期：2010-06-04
    • 文件大小：234496
    • 提供者：swp0314

  1. VHDL 60进制 时钟.

  2. 有关电子时钟的VHDL 60进制 时钟设计 对初学者很有帮助 有关编程及详细分析等

  3. 所属分类：C/C++

    • 发布日期：2010-11-21
    • 文件大小：30720
    • 提供者：ke_aiwbb

  1. multisim10.1，60进制设计图

  2. 将74LS290改装成60进制的电路仿真设计图

  3. 所属分类：专业指导

    • 发布日期：2011-05-23
    • 文件大小：84992
    • 提供者：lgr1004615720

  1. 用74ls160实现60进制

  2. 用74ls160实现60进制 用74ls160实现60进制

  3. 所属分类：嵌入式

    • 发布日期：2011-06-03
    • 文件大小：12288
    • 提供者：zhlyz2003

  1. 60进制计数器 eda

  2. 本项实验通过六十进制计数器的设计与仿真，学习VHDL语言及VHDL文本输入设计方法，编写六十进制计数器源程序，应用MAX+PlusII软件进VHDL文本输入设计与波形仿真。写出源程序，并写出设计与仿真过程。

  3. 所属分类：其它

    • 发布日期：2011-07-04
    • 文件大小：267264
    • 提供者：whutmbz

  1. 60，24进制VERILOG代码

  2. 60进制VERILOG代码,*********************

  3. 所属分类：硬件开发

    • 发布日期：2011-08-24
    • 文件大小：568
    • 提供者：zhouzhou312

  1. verilog下的60进制计数

  2. verilog下的60进制计数，简单易学，上手容易

  3. 所属分类：其它

    • 发布日期：2011-12-18
    • 文件大小：301056
    • 提供者：zjs12321

  1. 24进制/60进制计时器设计

  2. 24进制/60进制计时器设计，EDA 基于VHDL硬件描述语言设计

  3. 所属分类：IT管理

    • 发布日期：2012-04-13
    • 文件大小：300032
    • 提供者：vention1

  1. 电子钟60进制加法器VHDL程序

  2. 电子钟60进制加法器VHDL程序

  3. 所属分类：电信

    • 发布日期：2012-05-04
    • 文件大小：3072
    • 提供者：iceberga

  1. 基于FPGA设计的60进制减法器VHDL语言

  2. 基于FPGA设计的60进制减法器VHDL语言

  3. 所属分类：硬件开发

    • 发布日期：2012-10-28
    • 文件大小：2097152
    • 提供者：wuwen382723881

  1. 同步60进制递增计数

  2. 同步60进制递增计数的msm原理连接图，详细介绍了该工作项目的原理以及连接方式相信很不错的

  3. 所属分类：专业指导

    • 发布日期：2014-06-05
    • 文件大小：44032
    • 提供者：fineax2

  1. vhdl程序60进制

  2. VHDL程序60进制，，本人亲测成功。。

  3. 所属分类：硬件开发

    • 发布日期：2014-11-20
    • 文件大小：552
    • 提供者：u013205225

  1. 60进制计数器设计

  2. 60进制的数电制作方法，及一系列注意事项

  3. 所属分类：专业指导

    • 发布日期：2015-12-12
    • 文件大小：229376
    • 提供者：qq_31534497

  1. 60进制数字电路

  2. 60进制计数器，74LS门电路，自动脉冲，包含555自动脉冲设计。

  3. 所属分类：讲义

    • 发布日期：2017-10-21
    • 文件大小：126976
    • 提供者：marine_123

  1. EWB 电子时钟 60进制分（秒）记数 器 24进制 时记数器

  2. EWB 电子时钟 60进制分（秒）记数 器 24进制 时记数器EWB 电子时钟 60进制分（秒）记数 器 24进制 时记数器EWB 电子时钟 60进制分（秒）记数 器 24进制 时记数器EWB 电子时钟 60进制分（秒）记数 器 24进制 时记数器EWB 电子时钟 60进制分（秒）记数 器 24进制 时记数器EWB 电子时钟 60进制分（秒）记数 器 24进制 时记数器

  3. 所属分类：专业指导

    • 发布日期：2008-12-25
    • 文件大小：24576
    • 提供者：shuyu08

  1. Verilog自顶向下60进制计数（FPGA)

  2. 使用Verilog自顶向下设计60进制计数器（例子为1Hz，可修改频率），并用数码管动态显示，已在Basys2开发板验证通过。

  3. 所属分类：硬件开发

    • 发布日期：2018-04-25
    • 文件大小：231424
    • 提供者：weixin_39603637

  1. 数电 作业设计60进制计数器

  2. ：计数器对输入脉冲进行计数，来一CP个脉冲，计数器状态变化一次。根据计数器循环长度M称之为M模计数器（M进制计数器），计数器状态编码，按二进制的递增或递减规律来编码，对应称加法计数器，减法计数器。

  3. 所属分类：嵌入式

    • 发布日期：2018-07-02
    • 文件大小：173056
    • 提供者：qq_42060508

  1. 60进制计数器.docx

  2. 含有计数使能、复位、时钟校准的60进制(秒)计数器。设计语言VHDL。包含代码、管脚绑定设计、功能描述

  3. 所属分类：电信

    • 发布日期：2020-04-27
    • 文件大小：44032
    • 提供者：weixin_42596755

  1. 基于FPGA的60进制计数器.zip

  2. 基于FPGA的60进制计数器 实现功能： 基于FPGA的60进制计数器实验 部分代码： Library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_ARITH.all; --//======================================= entity clkdiv is port(clk50M:IN STD_LOGIC;--时钟20MHZ c

  3. 所属分类：其它

    • 发布日期：2020-06-04
    • 文件大小：320512
    • 提供者：Xie_01
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