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搜索资源列表

  1. 60进制计数器 时钟电路

  2. 60进制计数器 Proteus仿真 7.4以上版本打开

  3. 所属分类：嵌入式

    • 发布日期：2010-01-06
    • 文件大小：81920
    • 提供者：fc7758258

  1. 60进制和24进制计数器基于VHDL语言编写

  2. 60进制和24进制计数器基于VHDL语言编写 60进制和24进制计数器基于VHDL语言编写

  3. 所属分类：C/C++

    • 发布日期：2010-06-04
    • 文件大小：234496
    • 提供者：swp0314

  1. 2个74160做的60进制计数器

  2. 用2个74160做成的60进制计数器，用的是Quartus II

  3. 所属分类：专业指导

    • 发布日期：2010-11-04
    • 文件大小：196608
    • 提供者：dym880120

  1. verilog实现60进制计数器

  2. verilog实现60进制计数器源代码及测试代码

  3. 所属分类：专业指导

  1. 60进制计数器 eda

  2. 本项实验通过六十进制计数器的设计与仿真，学习VHDL语言及VHDL文本输入设计方法，编写六十进制计数器源程序，应用MAX+PlusII软件进VHDL文本输入设计与波形仿真。写出源程序，并写出设计与仿真过程。

  3. 所属分类：其它

    • 发布日期：2011-07-04
    • 文件大小：267264
    • 提供者：whutmbz

  1. 60进制计数器

  2. 设计时钟时经常用到的，60进制计数。希望有用~~

  3. 所属分类：硬件开发

    • 发布日期：2012-01-01
    • 文件大小：65536
    • 提供者：wqw_1991

  1. 60进制计数器

  2. 用VHDL语言写的一个60进制计数器程序，请大家多多指教

  3. 所属分类：硬件开发

    • 发布日期：2012-10-28
    • 文件大小：8192
    • 提供者：c271602424

  1. verilog60进制计数器

  2. verilog60进制计数器,使用VERILOG语言编写

  3. 所属分类：硬件开发

    • 发布日期：2012-11-06
    • 文件大小：413
    • 提供者：wojiuai3321

  1. 60进制计数器

  2. 用Verilog语言在Altera公司FPGA芯片上实现的60进制计数器，简单而实用，可为编写时钟做准备！

  3. 所属分类：专业指导

    • 发布日期：2013-01-04
    • 文件大小：2048
    • 提供者：liangpiaoxue

  1. 时序逻辑电路——60进制同步计数器的实现

  2. 对计数器的深究 基于模电 对于计数器的如何空战并生成60进制计数器

  3. 所属分类：硬件开发

    • 发布日期：2013-03-30
    • 文件大小：185344
    • 提供者：tyl19912006

  1. 基于VHDL语言的60进制加法计数器

  2. 这是一个由VHDL语言实现的60进制的加法计数器的实例代码。

  3. 所属分类：专业指导

    • 发布日期：2013-04-11
    • 文件大小：159744
    • 提供者：l1466589627

  1. 60进制计数器设计

  2. 60进制的数电制作方法，及一系列注意事项

  3. 所属分类：专业指导

    • 发布日期：2015-12-12
    • 文件大小：229376
    • 提供者：qq_31534497

  1. 60进制数字电路

  2. 60进制计数器，74LS门电路，自动脉冲，包含555自动脉冲设计。

  3. 所属分类：讲义

    • 发布日期：2017-10-21
    • 文件大小：126976
    • 提供者：marine_123

  1. Verilog自顶向下60进制计数（FPGA)

  2. 使用Verilog自顶向下设计60进制计数器（例子为1Hz，可修改频率），并用数码管动态显示，已在Basys2开发板验证通过。

  3. 所属分类：硬件开发

    • 发布日期：2018-04-25
    • 文件大小：231424
    • 提供者：weixin_39603637

  1. 数电 作业设计60进制计数器

  2. ：计数器对输入脉冲进行计数，来一CP个脉冲，计数器状态变化一次。根据计数器循环长度M称之为M模计数器（M进制计数器），计数器状态编码，按二进制的递增或递减规律来编码，对应称加法计数器，减法计数器。

  3. 所属分类：嵌入式

    • 发布日期：2018-07-02
    • 文件大小：173056
    • 提供者：qq_42060508

  1. 60进制计数器

  2. 60进制计数器

  3. 所属分类：嵌入式

    • 发布日期：2018-12-20
    • 文件大小：228352
    • 提供者：lhsx5566

  1. 60进制计数器的multisim14仿真

  2. 60进制计数器的multisim14仿真，请用multisim14打开，低版本不支持

  3. 所属分类：嵌入式

    • 发布日期：2019-01-19
    • 文件大小：249856
    • 提供者：qq_42234274

  1. 60进制计数器.docx

  2. 含有计数使能、复位、时钟校准的60进制(秒)计数器。设计语言VHDL。包含代码、管脚绑定设计、功能描述

  3. 所属分类：电信

    • 发布日期：2020-04-27
    • 文件大小：44032
    • 提供者：weixin_42596755

  1. 基于FPGA的60进制计数器.zip

  2. 基于FPGA的60进制计数器 实现功能： 基于FPGA的60进制计数器实验 部分代码： Library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_ARITH.all; --//======================================= entity clkdiv is port(clk50M:IN STD_LOGIC;--时钟20MHZ c

  3. 所属分类：其它

    • 发布日期：2020-06-04
    • 文件大小：320512
    • 提供者：Xie_01

  1. 60,12进制计数器.DSN

  2. 60,12进制计数器.DSN

  3. 所属分类：互联网

    • 发布日期：2021-02-23
    • 文件大小：92160
    • 提供者：qq_50406626
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