64位booth整数乘法器，在.13工艺库下综合能达到500MHz，采用了流水线技术

用VerilogHDL设计实现64bit二进制整数乘法器，底层乘法器使用16*16小位宽乘法器来实现，底层乘法器使用FPGA内部IP实现；经过基于modelsim仿真软件对电路进行功能验证，基于Quartus平台对代码进行综合及综合后仿真，电路综合后的工作频率大于100MHz

1.用VerilogHDL设计实现64bit二进制整数乘法器，底层乘法器使用16*16\8*8\8*32\8*16小位宽乘法器来实现，底层乘法器可以使用FPGA内部IP实现； 2.基于modelsim仿真软件对电路进行功能验证； 3.基于Quartus平台对代码进行综合及综合后仿真，芯片型号不限； 4.电路综合后的工作频率不低于50MHz。