注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. 8位全加器用8个全加器做的

  2. 8位全加器用8个全加器做的,vhdl程序,包括了整个工程文件

  3. 所属分类：专业指导

    • 发布日期：2009-06-13
    • 文件大小：428032
    • 提供者：nanthen

  1. 分别使用原理图和VHDL语言输入方法设计8位全加器

  2. 利用EDA-Ⅴ型实验箱，硬件描述语言（VHDL），及MAX-PLUSⅡ软件设计简单的8位全加器，实现功能说明中的要求。

  3. 所属分类：专业指导

    • 发布日期：2009-06-30
    • 文件大小：158720
    • 提供者：poloamor

  1. 用原理图输入法设计8位全加器

  2. 一个八位全加器可以有7个1位全加器和1个半加器构成，加法器间的进位可以串行的方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输出信号cin相连。而一个1位全加器可由半加器来完成。

  3. 所属分类：专业指导

    • 发布日期：2009-11-17
    • 文件大小：578560
    • 提供者：tzd529585047

  1. VHDL 原理图编辑8位全加器实验报告

  2. VHDL原理图编辑，从半加器到1位全加器，在到8位全加器，详尽设计流程，包括原理图，仿真图形，波形分析，实验总结与体会

  3. 所属分类：嵌入式

    • 发布日期：2010-03-19
    • 文件大小：891904
    • 提供者：qiuanchong

  1. 8位全加器，verilog实现

  2. 8位全加器，实现加法减法。sub为0做加法，sub为1做减法

  3. 所属分类：专业指导

    • 发布日期：2010-08-14
    • 文件大小：2048
    • 提供者：tonypeng030409

  1. EDA技术 实验报告

  2. 实验一 用原理图输入方法设计8位全加器 1．实验目的和要求 本实验为综合性实验，综合了简单组合电路逻辑,MAX+plus 10.2的原理图输入方法, 层次化设计的方法等内容。其目的是通过一个8位全加器的设计熟悉EDA软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。 2．实验原理 1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多，我们用一个与门、一个非门和同或门（xnor为同或符合，相同为1，不同为0）来实现。先设计

  3. 所属分类：硬件开发

    • 发布日期：2010-12-25
    • 文件大小：448512
    • 提供者：inmyeye

  1. VHDL8位全加器

  2. 例化实现VHDL 8位全加器 例化实现VHDL 8位全加器

  3. 所属分类：其它

  1. 4 级流水方式的8 位全加器

  2. 4 级流水方式的8 位全加器

  3. 所属分类：其它

    • 发布日期：2013-07-25
    • 文件大小：1024
    • 提供者：gt86095296

  1. 8位全加器

  2. 8位全加器

  3. 所属分类：其它

    • 发布日期：2013-07-25
    • 文件大小：135
    • 提供者：gt86095296

  1. 八位全加器多种方法

  2. EDA 程序，适用于初学者，用多种方法实现8位全加器的设计

  3. 所属分类：讲义

    • 发布日期：2014-11-19
    • 文件大小：29360128
    • 提供者：zh2508

  1. 全加器设计与实现

  2. 8位全加器设计与实现，自己编写的。而且步骤齐全，易懂。

  3. 所属分类：其它

    • 发布日期：2015-06-19
    • 文件大小：860160
    • 提供者：aduansiyu

  1. multisim13八位全加器

  2. 设计总体分为两部分，一部分为8位二进制数的输入和储存电路，另一部分则为8位二进制的计算和输出的电路。模块大致由加数的输入，加法运算和运算结果的显示组成，其中两个8位二进制的数据从存储器传向运算器时，它们之间的电路由时钟信号进行控制。

  3. 所属分类：其它

    • 发布日期：2017-12-01
    • 文件大小：395264
    • 提供者：qq_37015678

  1. 用VHDL实现的4位和8位全加器以及8位寄存器

  2. 用VHDL实现的4位和8位全加器以及8位寄存器 这是源文件，直接用就可以

  3. 所属分类：专业指导

    • 发布日期：2009-02-06
    • 文件大小：924672
    • 提供者：liaoliang3210

  1. vhdl实现的8位全加器（循环/不循环）

  2. vhdl实现的8位全加器（循环/不循环）vhdl做的一个小玩意

  3. 所属分类：硬件开发

    • 发布日期：2018-10-29
    • 文件大小：635904
    • 提供者：uijjuh_21

  1. Verilog设计3-8译码器、8位全加器、四分之一分频器.zip

  2. 集成电路作业，Verilog设计3-8译码器、8位全加器、四分之一分频器（时钟周期clk=50ns），内含相对应的测试代码。

  3. 所属分类：C/C++

    • 发布日期：2020-06-16
    • 文件大小：4096
    • 提供者：llory

  1. 8位全加器的设计解析.pdf

  2. 8位全加器的设计解析.pdf

  3. 所属分类：专业指导

    • 发布日期：2020-07-02
    • 文件大小：2097152
    • 提供者：lx250212

  1. 基于Verilog语言设计32位全加器

  2. 基于Verilog语言设计的电路。基于Verilog设计一个32位全加器，这个32位全加器是基于8位全加器、4位全加器设计的。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：444
    • 提供者：yixiaoyaobd

  1. 基于Verilog设计8位全加器

  2. 基于Verilog语言设计的电路。基于Verilog设计一个8位全加器，这个8位全加器是基于4位全加器设计的，也是32位全加器的组成部分

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：265
    • 提供者：yixiaoyaobd

  1. 基于Verilog语言，使用数据流级完成4位全加器设计。

  2. 基于Verilog语言，使用数据流级完成4位全加器设计。数据流设计是一种常见的设计方式，这个是设计8位全加器的基础。这个希望有用。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：142
    • 提供者：yixiaoyaobd

  1. 组合逻辑电路实验（全加器、监测信号灯、简单电话程控）

  2. Mutisim源文件，包含1、全加器实验 （1）按照组合逻辑电路的一般设计步骤，用与非门、异或门实现一位全加器。 （2）用74×138和四输入的与非门实现的全加器 2、设计一个监测信号灯工作状态的逻辑电路，每一组信号灯由红、黄、绿三盏构成，其正常工作状态如图所示，其余状态为故障状态，故障状态时要发出报警信号。 用74LS151和74LS138组成8通道传输系统（简单电话程控系统）。

  3. 所属分类：嵌入式

    • 发布日期：2020-12-04
    • 文件大小：381952
    • 提供者：Constantiny
« 12 3 4 5 6 7 8 9 10 ... 16 »