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  1. Verilog HDL硬件描述语言.rar

  2. www.bestlinux.cn西安万达嵌入式 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL? 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15
  3. 所属分类:C++

    • 发布日期:2009-05-06
    • 文件大小:4194304
    • 提供者:qiang215510171
  1. Verilog教程(PDF格式)

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL? 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 1 5 3.5 编译指令 15 3.5.1 `defi
  3. 所属分类:C++

    • 发布日期:2009-05-11
    • 文件大小:3145728
    • 提供者:xiongyanping
  1. Verilog 教程

  2. 第1章 简介 1 1.1 什么是Verilog HDL? 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15
  3. 所属分类:C++

    • 发布日期:2009-07-06
    • 文件大小:3145728
    • 提供者:wanghanding1988
  1. VHDL 程序举例打包,应该有你想要的

  2. VHDL 程序举例 文件夹中包括下面程序 -------------------------------------------------------------------------------- NOTE:该程序参考FPGA中文网站 重要说明:不同软件对VHDL语法的支持范围是不一样的,以下程序中的某些语句可能不能运行在所有的软件平台之上,因此程序可能要作一些修改,同时务必注意阅读程序中的注释。以下部分程序为txt格式,请自行另存为vdh后缀的文件。有些EDA软件要求ENTITY的名称
  3. 所属分类:网络攻防

    • 发布日期:2009-07-23
    • 文件大小:43008
    • 提供者:engddy
  1. 很好的verilog hdl 教程

  2. 第1章 简介 1 1.1 什么是Verilog HDL? 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15
  3. 所属分类:C++

    • 发布日期:2009-08-03
    • 文件大小:3145728
    • 提供者:brucehust
  1. verilog pdf

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL? 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 1 5 3.5 编译指令 15 3.5.1 `defi
  3. 所属分类:C++

    • 发布日期:2009-08-20
    • 文件大小:4194304
    • 提供者:renesas2
  1. VerilogHDL教程

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL? 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 1 5 3.5 编译指令 15 3.5.1 `defi
  3. 所属分类:C++

    • 发布日期:2009-08-30
    • 文件大小:3145728
    • 提供者:icomechang
  1. Verilog HDL硬件描述语言.rar

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL? 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 1 5 3.5 编译指令 15 3.5.1 `defi
  3. 所属分类:C++

    • 发布日期:2009-09-15
    • 文件大小:3145728
    • 提供者:wsedwsed
  1. 一个java正则表达式工具类源代码.zip(内含Regexp.java文件)

  2. 前言:本资源来自于javaeye,原资源链接地址:http://www.javaeye.com/topic/67398 原文如下: 以前写了一个java的正规表达式的java工具类,分享一下,有用到的欢迎下载使用。 如果你有常用的定义好的,且测试通过的正规表达式,欢迎跟贴,也让我享用一下 . 类中用到了 jakarta-oro-2.0.jar 包,请大家自己在 apache网站下下载 在这是junit测试单元类我就不提交了,在main()方法中有几个小测试,有兴趣自己玩吧. 这个工具类目前主要
  3. 所属分类:Perl

    • 发布日期:2009-10-25
    • 文件大小:10240
    • 提供者:defonds
  1. c#3.0语言规范高清PDF

  2. 1. 简介 ................................................................................................................................................................... 1 1.1 Hello world .............................................................
  3. 所属分类:C#

    • 发布日期:2010-01-18
    • 文件大小:4194304
    • 提供者:jjx0224
  1. 达内 coreJava 习题答案

  2. 1,编写程序,判断给定的某个年份是否是闰年。 闰年的判断规则如下: (1)若某个年份能被4整除但不能被100整除,则是闰年。 (2)若某个年份能被400整除,则也是闰年。 import java.util.Scanner; class Bissextile{ public static void main(String[] arge){ System.out.print("请输入年份"); int year; //定义输入的年份名字为“year” Scanner scanner = new S
  3. 所属分类:Java

    • 发布日期:2010-02-10
    • 文件大小:12288
    • 提供者:lq_1987
  1. verilog hdl FPGA硬件描述语言

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL? 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `defin
  3. 所属分类:C++

    • 发布日期:2010-04-14
    • 文件大小:88064
    • 提供者:yangxujunboy
  1. VerilogHDL硬件描述语言

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL? 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `defin
  3. 所属分类:C++

    • 发布日期:2010-04-14
    • 文件大小:4194304
    • 提供者:yangxujunboy
  1. Verilog HDL硬件描述语言教程

  2. 第1章 简介 1 1.1 什么是Verilog HDL? 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15
  3. 所属分类:C++

    • 发布日期:2010-05-08
    • 文件大小:3145728
    • 提供者:youyouyike
  1. VHDL 程序举例,设计很多基础试验

  2. 最高优先级编码器、8位相等比较器 、优先编码器、8位大小比较器 、8位总线收发器:74245 (注2)、地址译码(for m68008) 、三人表决器(三种不同的描述方式) LED七段译码 (注1) 、多路选择器(使用if-else语句)、双2-4译码器:74139 、多路选择器(使用when-else语句)、汉明纠错吗编码器 、多路选择器(使用select语句)、汉明纠错吗译码器 、加法器描述 、四D74175 用状态机实现的计数器 、简单的锁存器、各种功能的计数器 、简单的12位寄存器 模
  3. 所属分类:专业指导

    • 发布日期:2010-05-15
    • 文件大小:68608
    • 提供者:e21702924h
  1. 非常全面的Verilog教程

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL? 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `defin
  3. 所属分类:C++

    • 发布日期:2010-05-16
    • 文件大小:4194304
    • 提供者:flyawayboy
  1. C# 语言规范 作者Scott Wiltamuth 和 Anders Hejlsberg

  2. C# 语言规目录 C# 语言规范 1 目录 2 1. 介绍 17 1.1 开始 18 1.2 类型 19 1.2.1 预定义类型 22 1.2.2 转换 24 1.2.3 数组类型 25 1.2.4 类型系统统一化 28 1.3 变量和参数 29 1.4 自动内存管理 34 1.5 表达式 37 1.6 语句 38 1.7 类 42 1.7.1 常数 45 1.7.2 字段 46 1.7.3 方法 48 1.7.4 属性 50 1.7.5 事件 51 1.7.6 运算符 53 1.7.7 索引
  3. 所属分类:C#

    • 发布日期:2010-05-17
    • 文件大小:2097152
    • 提供者:augstrive
  1. 8位5级流水无cache实验CPU课程设计(有8ram和无ram两种代码,均可运行)

  2. 参考《16位5级流水无cache实验CPU课程设计实验要求》文档及其VHDL代码,在理解其思想和方法的基础上,将其改造成8位的5级流水无cache的实验CPU,包括对指令系统、数据通路、各流水段模块、内存模块等方面的改造。利用VHDL语言编程实现,并在TEC-CA平台上进行仿真测试。为方便起见,后续16位5级流水无cache实验CPU简记为ExpCPU-16,而8位的则记为ExpCPU-8。 对于内存模块的改造,参考《计算机组成原理》课程综合实验的方法,独立设计一块8位的RAM。 (1)利用T
  3. 所属分类:讲义

    • 发布日期:2015-12-24
    • 文件大小:2097152
    • 提供者:qq_23419099
  1. VHDL 实例程序,内有组合逻辑,时序逻辑,存储器举例,状态机举例等程序

  2. 多种VHDL实例程序,组合逻辑: 最高优先级编码器 8位相等比较器 三人表决器(三种不同的描述方式) 加法器描述 8位总线收发器:74245 (注2) 地址译码(for m68008) 多路选择器(使用select语句) LED七段译码 (注1) 多路选择器(使用if-else语句) 双2-4译码器:74139 多路选择器(使用when-else语句) 汉明纠错吗编码器
  3. 所属分类:其它

    • 发布日期:2008-11-28
    • 文件大小:43008
    • 提供者:wbing3031
  1. 具体程序 VHDL程序实例

  2. 程序中主要包括: 最高优先级编码器 8位相等比较器 三人表决器 加法器描述 8位总线收发器 地址译码 多路选择器 LED七段译码 多路选择器 双2-4译码器 多路选择器 汉明纠错码编码器 双向总线 汉明纠错吗译码器 三态总线 时序逻辑: 四D触发器 用状态机实现的计数器 简单的锁存器 各种功能的计数器 简单的12位寄存器 通用寄存器 带load、clr等功能的寄存器 带三态输出的8位D寄存器 移位寄存器 存储器举例 状态机举例 一个简单的状态机 莫尔型状态机1 使用列举类型的状态机 莫尔型状态
  3. 所属分类:网络攻防

    • 发布日期:2009-02-25
    • 文件大小:20480
    • 提供者:rxiaolu
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