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  1. 8B/10B解码 VHDL

  2. 采用vhdl语言编写的8B10B解码，用于高速通信中数据的直流平衡和检错

  3. 所属分类：硬件开发

    • 发布日期：2009-06-30
    • 文件大小：7168
    • 提供者：dragonyoo

  1. PCI_Express中8b_10b编码解码器的设计与实现.pdf

  2. PCI_Express中8b_10b编码解码器的设计与实现 8b 10b 编码

  3. 所属分类：专业指导

    • 发布日期：2009-08-02
    • 文件大小：133120
    • 提供者：lwwccm1

  1. 8b_10b编解码 设计资料

  2. 　介绍了8B /10B解码技术,提出了一种简单、实用的8B /10B解码器的实现方法。它能把接收到的10B数据还原为原 始的8B数据或特殊字符,还加入了数据输出通路选择电路、特殊字符判定电路、数据极性运算电路、校验数据电路和违规码 类型判定电路。为得到高速的解码处理速度,电路设计中采用数据解码并行处理的拓扑结构来实现。

  3. 所属分类：专业指导

    • 发布日期：2009-09-10
    • 文件大小：762880
    • 提供者：xiaowei7001

  1. 8b—10b 编解码器设计

  2. 本程序的功能是实现串口通信，采用232传输协议，编码方式为8B/10B转换，即一位起始位，8位数据位，一位停止位，在actel Fusion系列开发板上得到验证，具有很强的通用性。本程序的编程语言为Verilog. [Giga8b10B v10.rar] - 可编程器件厂商Altera出品的8b10B编码器，用在现在通用的PCI－Express接口中，包含完全解密的源程序。

  3. 所属分类：专业指导

    • 发布日期：2010-03-25
    • 文件大小：72704
    • 提供者：zhangshuaivs

  1. 8B/10B编码器设计

  2. 8B/10B编码器设计，主要介绍如何设计，8B/10B编解码器，并告诉如何编码。

  3. 所属分类：专业指导

    • 发布日期：2010-04-30
    • 文件大小：72704
    • 提供者：aniuqin

  1. 8B/10B编解码模块设计

  2. 完整的8B/10B编解码器设计。包括Verilog代码和VHDL代码。其中VHDL代码部分还有完整的TestBench。该设计基于组合逻辑，如果需要用到时序电路中，自己稍做修改即可。同时压缩包中还包含一张8B/10B的编解码码表。

  3. 所属分类：其它

    • 发布日期：2010-05-28
    • 文件大小：36864
    • 提供者：xpzhu8604

  1. 基于fpga的8b/10b编解码设计

  2. 广泛适用于高速数据传输的，结构简单，功能完善，误码率低，编解码速度快等特点！

  3. 所属分类：硬件开发

    • 发布日期：2010-11-15
    • 文件大小：627712
    • 提供者：xjtuzjs24

  1. FPGA轻松实现高速IO串口-Xilinx公司技术营销部制

  2. 介绍 I/O性能极限………………………………………………......................................................…………………….....1 针对I/O的数字设计解决方案………………………………………………………………………..……….………………….1 千兆位级串行技术介绍…………………………………………………………………………………………………………..1 数字电子通信的历史……………………………………………………………………………………

  3. 所属分类：硬件开发

    • 发布日期：2012-07-21
    • 文件大小：4194304
    • 提供者：wayne1025

  1. FPGA开发IPCore打包

  2. FPGA开发IPCore打包，包括以太网协议、8b/10b编解码、UART、曼彻斯特编码、存储器控制、基本的多用途FIFO等，大家可各取所需吧。

  3. 所属分类：硬件开发

    • 发布日期：2012-12-31
    • 文件大小：9437184
    • 提供者：lxx8811

  1. 8B/10B编解码VHDL程序

  2. 基于vhdl语言的8B/10B编解码程序

  3. 所属分类：其它

    • 发布日期：2014-08-29
    • 文件大小：72704
    • 提供者：lqconan

  1. 基于8b/10b编码技术的SerDes接口电路设计

  2. 电子科技大学学位论文， 很详细的研究了SerDes 8b/10b编解码 Comma检测等技术细节，值得一读。

  3. 所属分类：硬件开发

    • 发布日期：2014-09-26
    • 文件大小：1048576
    • 提供者：zm218

  1. PCI_Express_Base_r3.0_10Nov10

  2. 在对可制造性、成本、功耗、复杂性、兼容性等诸多方面进行综合、平衡之后，PCI-E 3.0规范将数据传输率提升到8GHz|8GT/s(最初也预想过10GHz)，并保持了对PCI-E 2.x/1.x的向下兼容，继续支持2.5GHz、5GHz信号机制。基于此，PCI-E 3.0架构单信道(x1)单向带宽即可接近1GB/s，十六信道(x16)双向带宽更是可达32GB/s。 PCI-E 3.0同时还特别增加了128b/130b解码机制，可以确保几乎100%的传输效率，相比此前版本的8b/10b机制提升了

  3. 所属分类：硬件开发

    • 发布日期：2014-11-07
    • 文件大小：4194304
    • 提供者：superdengxin

  1. 8b、10b编码

  2. 8b、10b编解码技术详解。详细描述8b/10b编码的方法，硬件实现方案

  3. 所属分类：硬件开发

    • 发布日期：2014-11-15
    • 文件大小：206848
    • 提供者：nihao541

  1. 基于FPGA的光纤通信系统的设计与实现.pdf

  2. 基于FPGA光纤通信系统设计，运用8B/10B编解码，串、并转换，NRZI编码，等

  3. 所属分类：硬件开发

    • 发布日期：2019-08-19
    • 文件大小：641024
    • 提供者：qq_38594720

  1. 8b10b_code.zip

  2. 8b10b编码器、解码器verilog code 8B/10B，也叫做8比特/10比特或8b10b。8b/10b方式最初由IBM公司于1983年发明并应用于ESCON(200M互连系统），由Al Widmer和Peter Franaszek在IBM的刊物“研究与开发”上描述。 8b/10b编码的特性之一是保证DC 平衡，采用8b/10b编码方式，可使得发送的“0”、“1”数量保持基本一致，连续的“1”或“0”不超过5位，即每5个连续的“1”或“0”后必须插入一位“0”或“1”，从而保证信

  3. 所属分类：硬件开发

    • 发布日期：2020-01-30
    • 文件大小：7168
    • 提供者：netshell

  1. 基于FPGA的8b10b编解码verilog实现

  2. 本设计是采用EDA技术设计的一种8B /10B 编解码电路,实现了在高速的串行数据传输中的直流平衡。利用verilog HDL 逻辑设计语言，经过modelsim、quartus II的仿真和下载验证，实现其编码和解码的功能。 该编解码电路设计大体上可以由五个模块构成，分别是默认编码模块、差异度计算模块、编码校正模块、并串转换模块、显示模块。 采用Verilog HDL 描述、modelsim 10.2a 进行功能仿真、Quartus II 13.1 进行FPGA逻辑综合和适配下载，最后在Alt

  3. 所属分类：硬件开发

    • 发布日期：2019-07-12
    • 文件大小：3145728
    • 提供者：qq_40223983

  1. 基于FPGA的8B10B编解码设计

  2. 摘要：为提高8B／10B编解码的工作速度和简化逻辑方法，提出一种基于FPGA的8B／10B编解码系统设计方案。与现有的8B／10...

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：229376
    • 提供者：weixin_38629873

  1. RFID技术中的CMOS分频电路的设计

  2. 摘要：本文讨论了用于高速串行收发系统接收端的时钟分频电路的设计。通过对扭环计数器工作原理的分析,提出了一种基于类扭环计数器的分频电路,该电路可以模式可选的实现奇数和偶数分频,并达到相应的占空比。所设计电路在SMIC 0.18um CMOS工艺下采用Cadence公司的Spectre进行了仿真,结果显示电路可对1.25GHz时钟完成相应分频。 　　1 引言 　　目前，在高速串行数据传输系统中，传送的数据大多采用8B/10B 编码方案编码成自同 步的数据流，因此在接收端为了进行8B/10B 解码

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：227328
    • 提供者：weixin_38550722

  1. 8B/10B编解码的IP核设计

  2. 研究了8B/10B编码的编码特点和内在相关性，并在此基础上介绍了一种用Verilog HDL设计8B/10B编解码逻辑描述的方法，将其嵌入到FPGA中或设计成ASIC，可构成一个资源使用少、速度快、可靠性高的IP核。文中着重介绍8B/10B编解码总体设计方案，详细描述其内部工作原理和实现。最后给出在Altera公司软件平台Quartus II上进行EDA的综合和仿真结果。

  3. 所属分类：其它

    • 发布日期：2021-01-31
    • 文件大小：796672
    • 提供者：weixin_38668243

  1. CMOS分频电路的设计

  2. 摘要：本文讨论了用于高速串行收发系统接收端的时钟分频电路的设计。通过对扭环计数器工作原理的分析,提出了一种基于类扭环计数器的分频电路,该电路可以模式可选的实现奇数和偶数分频,并达到相应的占空比。所设计电路在SMIC 0.18um CMOS工艺下采用Cadence公司的Spectre进行了仿真,结果显示电路可对1.25GHz时钟完成相应分频。 　　1 引言 　　目前，在高速串行数据传输系统中，传送的数据大多采用8B/10B 编码方案编码成自同 步的数据流，因此在接收端为了进行8B/10B 解码

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：306176
    • 提供者：weixin_38687807
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