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搜索资源列表

  1. 8b 10b encode decode introduction

  2. 8b 10b encode decode introduction

  3. 所属分类：电子商务

    • 发布日期：2009-06-05
    • 文件大小：26624
    • 提供者：xddmxddm

  1. 8B/10B 编码 VHDL

  2. 采用vhdl语言编写的8B10B编码，用于高速通信中数据的直流平衡和检错

  3. 所属分类：硬件开发

    • 发布日期：2009-06-30
    • 文件大小：8192
    • 提供者：dragonyoo

  1. 8B/10B解码 VHDL

  2. 采用vhdl语言编写的8B10B解码，用于高速通信中数据的直流平衡和检错

  3. 所属分类：硬件开发

    • 发布日期：2009-06-30
    • 文件大小：7168
    • 提供者：dragonyoo

  1. 8b—10b 编解码器设计

  2. 本程序的功能是实现串口通信，采用232传输协议，编码方式为8B/10B转换，即一位起始位，8位数据位，一位停止位，在actel Fusion系列开发板上得到验证，具有很强的通用性。本程序的编程语言为Verilog. [Giga8b10B v10.rar] - 可编程器件厂商Altera出品的8b10B编码器，用在现在通用的PCI－Express接口中，包含完全解密的源程序。

  3. 所属分类：专业指导

    • 发布日期：2010-03-25
    • 文件大小：72704
    • 提供者：zhangshuaivs

  1. 8B/10B编码器设计

  2. 8B/10B编码器设计，主要介绍如何设计，8B/10B编解码器，并告诉如何编码。

  3. 所属分类：专业指导

    • 发布日期：2010-04-30
    • 文件大小：72704
    • 提供者：aniuqin

  1. 8B/10B编解码模块设计

  2. 完整的8B/10B编解码器设计。包括Verilog代码和VHDL代码。其中VHDL代码部分还有完整的TestBench。该设计基于组合逻辑，如果需要用到时序电路中，自己稍做修改即可。同时压缩包中还包含一张8B/10B的编解码码表。

  3. 所属分类：其它

    • 发布日期：2010-05-28
    • 文件大小：36864
    • 提供者：xpzhu8604

  1. 基于fpga的8b/10b编解码设计

  2. 广泛适用于高速数据传输的，结构简单，功能完善，误码率低，编解码速度快等特点！

  3. 所属分类：硬件开发

    • 发布日期：2010-11-15
    • 文件大小：627712
    • 提供者：xjtuzjs24

  1. 高速数据传输DC均衡之8b/10b算法 IBM

  2. 高速数据传输中DC均衡的经典算法，8B/10B算法。由IBM在1983年最先提出。

  3. 所属分类：IBM

    • 发布日期：2011-04-12
    • 文件大小：1048576
    • 提供者：hgwell

  1. 8b/10b编码器的设计

  2. 用图示的方法，详细介绍了8b/10b编码器的原理与设计方法

  3. 所属分类：软件测试

    • 发布日期：2012-05-24
    • 文件大小：338944
    • 提供者：hengjian0109

  1. 8B/10B编码器的设计实现

  2. 一篇讲解8B/10B编码的硕士论文，写的比较全面

  3. 所属分类：硬件开发

    • 发布日期：2014-02-21
    • 文件大小：221184
    • 提供者：dzlyl

  1. 8B/10B编解码VHDL程序

  2. 基于vhdl语言的8B/10B编解码程序

  3. 所属分类：其它

    • 发布日期：2014-08-29
    • 文件大小：72704
    • 提供者：lqconan

  1. 基于8b/10b编码技术的SerDes接口电路设计

  2. 电子科技大学学位论文， 很详细的研究了SerDes 8b/10b编解码 Comma检测等技术细节，值得一读。

  3. 所属分类：硬件开发

    • 发布日期：2014-09-26
    • 文件大小：1048576
    • 提供者：zm218

  1. 8b、10b编码

  2. 8b、10b编解码技术详解。详细描述8b/10b编码的方法，硬件实现方案

  3. 所属分类：硬件开发

    • 发布日期：2014-11-15
    • 文件大小：206848
    • 提供者：nihao541

  1. 8B/10B编码器的设计与实现

  2. 用于JESD204B中的编码技术，详细描述了8B/10B编码的技术原理和方法，以及相应的verilog代码，对于理解编码技术非常有用，对于设计基于JESD204B接口的serdes十分有用

  3. 所属分类：IT管理

    • 发布日期：2018-09-09
    • 文件大小：349184
    • 提供者：zhengyaaan

  1. 基于京微雅格低功耗FPGA的8b/10b SERDES的接口设计

  2. 本方案是以CME最新的低功耗系列FPGA的HR03为平台，实现8/10b的SerDes接口，包括SERDES收发单元，通过完全数字化的方法实现SERDES的CDR（Clock Data Recovery，时钟数据恢复），完成100~200Mhz的板间SERDES单通道通信。

  3. 所属分类：其它

    • 发布日期：2020-07-30
    • 文件大小：69632
    • 提供者：weixin_38674050

  1. 基于6B/10B编码的RS422遥测通信技术研究

  2. RS422以其低成本、高可靠性的特点，广泛应用于工业和防务的通信接口。但同时由于自身传输速率慢和传输距离短的缺点，使得它的应用范围局限于低速、近距离传输。针对此类问题，对制约RS422传输速率和距离的原因进行深入的分析，提出了一种在软件上提升接口通信速率的方法，对RS422数据进行6B/10B编码，增加电平的转换使处理器更好地进行边沿判断；编码中去掉了传统8B/10B编码中的直流分量，实现编码的唯一性，并且具有一位纠错功能。实验证明，通过增加编码的方式使得RS422的传输速率更加接近于理论值，对

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：372736
    • 提供者：weixin_38582719

  1. 基于京微雅格低功耗FPGA的8b/10b SERDES的接口设计

  2. 摘要　　串行接口常用于芯片至芯片和电路板至电路板之间的数据传输。随着系统带宽不断增加至多吉比特范围，并行接口已经被高速串行链接，或SERDES （串化器/ 解串器）所取代。起初， SERDES 是独立的ASSP 或ASIC 器件。在过去几年中已经看到有内置SERDES 的FPGA 器件系列，但多见于高端FPGA芯片中，而且价格昂贵。　　本方案是以CME最新的低功耗系列FPGA的HR03为平台，实现8/10b的SerDes接口，包括SERDES收发单元，通过完全数字化的方法实现SERDES的CDR

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：143360
    • 提供者：weixin_38680664

  1. 8B/10B编解码的IP核设计

  2. 研究了8B/10B编码的编码特点和内在相关性，并在此基础上介绍了一种用Verilog HDL设计8B/10B编解码逻辑描述的方法，将其嵌入到FPGA中或设计成ASIC，可构成一个资源使用少、速度快、可靠性高的IP核。文中着重介绍8B/10B编解码总体设计方案，详细描述其内部工作原理和实现。最后给出在Altera公司软件平台Quartus II上进行EDA的综合和仿真结果。

  3. 所属分类：其它

    • 发布日期：2021-01-31
    • 文件大小：796672
    • 提供者：weixin_38668243

  1. 基于PRBS检测的8B/10B编码器设计

  2. 基于减少8B/10B编码器占用的逻辑资源和保证该编码器误码率为0的目的，采用查表法和组合逻辑实现相结合的方法设计实现了符合嵌入式互连规范RapidIO协议的8B/10B编码器，通过伪随机二进制序列（Pseudo Random Binary Sequence, PRBS）检测方法对该编码器进行验证。FPGA综合结果表明，该设计占用的LUT为32，占用较少的逻辑资源。采用PRBS-7测试结果表明，该8B/10B编码电路误码率为0，表明了该8B/10B编码器传输信息的可靠性。

  3. 所属分类：其它

    • 发布日期：2021-01-27
    • 文件大小：7340032
    • 提供者：weixin_38516863

  1. 基于京微雅格低功耗FPGA的8b/10b SERDES的接口设计

  2. 摘要　　串行接口常用于芯片至芯片和电路板至电路板之间的数据传输。随着系统带宽不断增加至多吉比特范围，并行接口已经被高速串行链接，或SERDES （串化器/ 解串器）所取代。起初， SERDES 是独立的ASSP 或ASIC 器件。在过去几年中已经看到有内置SERDES 的FPGA 器件系列，但多见于高端FPGA芯片中，而且价格昂贵。　　本方案是以CME的低功耗系列FPGA的HR03为平台，实现8/10b的SerDes接口，包括SERDES收发单元，通过完全数字化的方法实现SERDES的CDR（C

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：344064
    • 提供者：weixin_38685538
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