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  1. 基于FPGA的ADPLL（含VHDL程序）

  2. 基于FPGA的全数字锁相环设计，含有VHDL源程序，很不错的。

  3. 所属分类：硬件开发

    • 发布日期：2012-04-05
    • 文件大小：774144
    • 提供者：rambo_verilog

  1. 全数字锁相环的verilog编码

  2. 全数字锁相环的verilog编码程序，可以实现全数字锁相环，经过quartus仿真验证

  3. 所属分类：其它

    • 发布日期：2012-04-24
    • 文件大小：4096
    • 提供者：best2111

  1. 基于FPGA的全数字锁相环的设计与应用

  2. 系统讲述了用FPGA实现全数字锁相环(ADPLL)的原理、方法、实现流程

  3. 所属分类：硬件开发

    • 发布日期：2013-07-17
    • 文件大小：5242880
    • 提供者：xxy123123

  1. ba于FPGA的高性能全数字锁相环设计与实现

  2. 本文提出了一种适用范围广泛的全数字锁相环(ADPLL)实现方法．在锁相环输入频率未知的情况下，实现锁相锁频功能。本文从全数字锁相环的基本实现方式入手．进行改进，并使用VHDL语言建模，使用FPGA进行验证。

  3. 所属分类：硬件开发

    • 发布日期：2014-03-09
    • 文件大小：356352
    • 提供者：sunnyapi163com

  1. ADPLL全数字锁相环

  2. 带宽自适应高阶全带宽自适应高阶全数字锁相环的研究与设计数字锁相环的研究与设计

  3. 所属分类：其它

    • 发布日期：2014-10-23
    • 文件大小：1048576
    • 提供者：sxhbr08

  1. verilog语言编写FPGA平台全数字锁相环

  2. 全数字锁相环在FPGA平台通过verilog语言编写

  3. 所属分类：电信

    • 发布日期：2015-08-06
    • 文件大小：270336
    • 提供者：hiahia025

  1. 数字锁相环及其FPGA的实现

  2. 锁相环 (PLL) 的理论与研究日趋完善，应用范围遍及整个电子技术领域，如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。 随着集成电路技术的发展，集成锁相环和数字锁相环技术日趋成熟，不仅能够制成频率较高的单片集成锁相环路，还可以把整个系统集成到一个芯片上去，实现所谓的片上系统 SOC 。 因此，可以把全数字锁相环路 (ADPLL) 作为一个功能模块嵌入 SOC ，构成片内锁相环。这里在简单介绍片内全数字锁相环系列结构的同时，给出一种智能控制捕获范围中全数字锁相环（ ADP

  3. 所属分类：专业指导

    • 发布日期：2015-12-13
    • 文件大小：394240
    • 提供者：qq_33364719

  1. 全数字锁相环的设计与应用(经典)

  2. 全数字锁相环的设计与应用(经典), 方案的主体部分为一个ADPLL。ADPLL和传统的PLL一 样，环路主要由鉴相器(PD)、滤波器(LF)、数字控制时钟输出(DC一C0)3部分组成,详细内容请见datasheet。。。！！

  3. 所属分类：C

    • 发布日期：2009-03-02
    • 文件大小：263168
    • 提供者：gh_huang2012

  1. ADI推出搭载时钟乘法器的四通道时钟转换器

  2. 导读：ADI近日推出搭载时钟乘法器的多重服务型自适应四通道时钟转换器AD9554,该器件可以为多种系统提供抖动清除和同步功能，包括同步光纤网络（SONET/SDH）。 　　AD9554与维持多个器件不同的时钟配置相比，其输入端嵌入的交叉点开关带来了更大的灵活性，降低了拥有成本。AD9554功耗仅为940 mW,同时还能在430 kHz至941 MHz的输出范围内产生最多8个输出时钟，与4个2 kHz至1 GHz外部输入参考时钟同步，其环路带宽低至0.1 Hz.4个模数锁相环（ADPLL）可减少

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：120832
    • 提供者：weixin_38714641

  1. 确定频率的电源噪声引起的ADPLL抖动分析

  2. 确定频率的电源噪声引起的ADPLL抖动分析

  3. 所属分类：其它

    • 发布日期：2021-03-19
    • 文件大小：501760
    • 提供者：weixin_38678521

  1. 用于0.13um CMOS中宽带反向辅助ADPLL的高分辨率，高线性度，两步式时间数字转换器

  2. 用于0.13um CMOS中宽带反向辅助ADPLL的高分辨率，高线性度，两步式时间数字转换器

  3. 所属分类：其它

    • 发布日期：2021-03-18
    • 文件大小：623616
    • 提供者：weixin_38678057

  1. 在相同电路下基于对称二进制频率搜索的紧凑型ADPLL

  2. 在相同电路下基于对称二进制频率搜索的紧凑型ADPLL

  3. 所属分类：其它

    • 发布日期：2021-03-04
    • 文件大小：1048576
    • 提供者：weixin_38696143

  1. ADI推出搭载时钟乘法器的四通道时钟转换器

  2. 导读：ADI近日推出搭载时钟乘法器的多重服务型自适应四通道时钟转换器AD9554,该器件可以为多种系统提供抖动清除和同步功能，包括同步光纤网络（SONET/SDH）。 　　AD9554与维持多个器件不同的时钟配置相比，其输入端嵌入的交叉点开关带来了更大的灵活性，降低了拥有成本。AD9554功耗仅为940 mW,同时还能在430 kHz至941 MHz的输出范围内产生多8个输出时钟，与4个2 kHz至1 GHz外部输入参考时钟同步，其环路带宽低至0.1 Hz.4个模数锁相环（ADPLL）可减少外

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：121856
    • 提供者：weixin_38738983