在设计上能减少结构探索时间的C语言平台，在结构上如何以新思考突破？ 　　以往半导体业者大多使用FPGA(Field Programmable Gate Array)製作样品(Prototype)，接着锁定几项晶片重要规格，依此找出最适合该晶片的结构，这种方式最大缺点是作业时间非常冗长。然而，C语言平台的设计方式则是，利用软体模拟分析检讨晶片结构，以往FPGA平台的样品，大约需要半年左右的结构探索时间，如果採用C语言平台的设计方式，只需要花费约2周~1个月的时间。 　　目前开发最快的是日本冲电

在设计上能减少结构探索时间的C语言平台，在结构上如何以新思考突破？ 　　以往半导体业者大多使用FPGA(Field Programmable Gate Array)製作样品(Prototype)，接着锁定几项晶片重要规格，依此找出最适合该晶片的结构，这种方式最大缺点是作业时间非常冗长。然而，C语言平台的设计方式则是，利用软体模拟分析检讨晶片结构，以往FPGA平台的样品，大约需要半年左右的结构探索时间，如果採用C语言平台的设计方式，只需要花费约2周~1个月的时间。 　　目前开发最快的是日本冲

C语言平台缩短SoC前期设计时间、电子技术,开发板制作交流